b樣條算法 b樣條算法 b樣條算法
標(biāo)簽： 算法
上傳時(shí)間： 2013-12-05
上傳用戶：sssl
本程序是完成一個(gè)函數(shù)計(jì)算器的功能,通過(guò)輸入表達(dá)式,然輸入表達(dá)的未知數(shù),則可以計(jì)算出表達(dá)式的值來(lái):如:a+b+c+sin(a+b),分別輸入a ,b ,c 的值,就可以計(jì)算表達(dá)式的值
標(biāo)簽： 表達(dá)式 輸入 sin 計(jì)算
上傳時(shí)間： 2016-02-05
上傳用戶：xcy122677
ADS操作影片,教我們?cè)觞Ntuning電路.中文發(fā)音,步驟清楚,非常適合初學(xué)入門者.希望對(duì)大家有幫助.
標(biāo)簽： tuning ADS 操作 家
上傳時(shí)間： 2016-02-25
上傳用戶：trepb001
一個(gè)可以計(jì)算分壓電路的源碼。 可透過(guò)輸出與輸入電壓，計(jì)算電阻的大小；或透過(guò)輸入電壓與電阻，計(jì)算最後輸出之電壓
標(biāo)簽： 分
上傳時(shí)間： 2014-12-09
上傳用戶：hoperingcong
B－樹(shù)刪除,B樹(shù)生長(zhǎng),二叉排序樹(shù)刪除.生成,二分查找.分塊查找.拉鏈法等等``的FLASH演示,很不錯(cuò)的東西.
標(biāo)簽： FLASH 樹(shù) 刪除 分
上傳時(shí)間： 2013-12-11
上傳用戶：時(shí)代電子小智
是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來(lái)
標(biāo)簽： verilog 加法器 元件
上傳時(shí)間： 2014-01-07
上傳用戶：zhangzhenyu
使用硬體描述語(yǔ)言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語(yǔ)法架構(gòu)，VHDL的零件庫(kù)(Library)及包裝(Package)等內(nèi)容。
標(biāo)簽： HDL
上傳時(shí)間： 2014-01-22
上傳用戶：cxl274287265
5 bits 的加法器與減法器合併電路之原始程式製作
標(biāo)簽： bits 加法器 法器 程式
上傳時(shí)間： 2016-05-18
上傳用戶：ippler8
將正規(guī)式變成NFA的算法,如(a|b)*(aa|bb)(a|b)*
標(biāo)簽： NFA aa bb 正
上傳時(shí)間： 2013-12-19
上傳用戶：hzy5825468
verilog除頻器可用於編碼段運(yùn)用可以穩(wěn)定電路設(shè)計(jì)
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-26
上傳用戶：372825274
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