個(gè)人所得稅計(jì)算器 v個(gè)人所得稅計(jì)算器
標(biāo)簽： 計(jì)算器
上傳時(shí)間： 2014-01-23
上傳用戶(hù)：bibirnovis
這是一個(gè)針對(duì)8086的小型osii操作系統(tǒng)
標(biāo)簽： 8086 osii 操作系統(tǒng)
上傳時(shí)間： 2013-12-20
上傳用戶(hù)：朗朗乾坤
keil的開(kāi)發(fā)環(huán)境,把uc/osii操作系統(tǒng)移植到51單片機(jī)上,0錯(cuò)誤、0警告，程序調(diào)試通過(guò).
標(biāo)簽： keil osii uc 51單片機(jī)
上傳時(shí)間： 2016-10-31
上傳用戶(hù)：hjshhyy
Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift range is 0 to 15. 6. When the signal RIGHT is high, it shifts input data to right. On the other hand, it shifts input data to left. 7. When the signal SIGN is high, the input data is a signed number and it shifts with sign extension. However, the input data is an unsigned number if the signal SIGN is low. 8. You can only use following gates in Table I and need to include the delay information (Tplh, Tphl) in your design.
標(biāo)簽： SHIFTER name module Input
上傳時(shí)間： 2013-12-13
上傳用戶(hù)：himbly
Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift range is 0 to 15. 6. When the signal RIGHT is high, it shifts input data to right. On the other hand, it shifts input data to left. 7. When the signal SIGN is high, the input data is a signed number and it shifts with sign extension. However, the input data is an unsigned number if the signal SIGN is low. 8. You can only use following gates in Table I and need to include the delay information (Tplh, Tphl) in your design.
標(biāo)簽： SHIFTER name module Input
上傳時(shí)間： 2014-01-20
上傳用戶(hù)：三人用菜
本文主要討論了如何在嵌入式實(shí)時(shí)操作系統(tǒng)μC/OSII下移植實(shí)現(xiàn)LwIP這套TCP/IP協(xié)議棧，使μC/OS II成為支持網(wǎng)絡(luò)的RTOS。
上傳時(shí)間： 2016-11-11
上傳用戶(hù)：duoshen1989
代碼分為兩部分：ff_const_mul.v和ff_mul.v，從而實(shí)現(xiàn)GF乘法器，VERILOG編寫(xiě)
標(biāo)簽： ff_const_mul ff_mul 分 代碼
上傳時(shí)間： 2016-11-13
上傳用戶(hù)：
牛頓迭代法 若高階非線性方程組: u ( x , y) = 0 v ( x , y) = 0 可以用迭代公式
上傳時(shí)間： 2014-02-10
上傳用戶(hù)：wl9454
ram_dp_ar_aw.v 應(yīng)該蠻有用的
標(biāo)簽： ram_dp_ar_aw
上傳時(shí)間： 2013-12-03
上傳用戶(hù)：cxl274287265
： 通過(guò) L V D S ( 低壓差分信號(hào)) 傳輸方案與單個(gè) L C o S ( 硅基液晶) 分時(shí)分色顯示， 設(shè)計(jì)主電路 與頭盔結(jié)構(gòu)分離的單 L C o S 硅片彩色頭盔顯示系統(tǒng)。
標(biāo)簽： 低壓差分信號(hào) 傳輸 方案 分
上傳時(shí)間： 2013-12-03
上傳用戶(hù)：ommshaggar
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