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On-<b>Chip</b>

  • BurchED B5-X300 Spartan2e using XC2S300e device Top level file for 6809 compatible system on a chi

    BurchED B5-X300 Spartan2e using XC2S300e device Top level file for 6809 compatible system on a chip Designed with Xilinx XC2S300e Spartan 2+ FPGA. Implemented With BurchED B5-X300 FPGA board, B5-SRAM module, B5-CF module and B5-FPGA-CPU-IO module

    標(biāo)簽: compatible 300 Spartan2e BurchED

    上傳時(shí)間: 2015-07-07

    上傳用戶:star_in_rain

  • We have a group of N items (represented by integers from 1 to N), and we know that there is some tot

    We have a group of N items (represented by integers from 1 to N), and we know that there is some total order defined for these items. You may assume that no two elements will be equal (for all a, b: a<b or b<a). However, it is expensive to compare two items. Your task is to make a number of comparisons, and then output the sorted order. The cost of determining if a < b is given by the bth integer of element a of costs (space delimited), which is the same as the ath integer of element b. Naturally, you will be judged on the total cost of the comparisons you make before outputting the sorted order. If your order is incorrect, you will receive a 0. Otherwise, your score will be opt/cost, where opt is the best cost anyone has achieved and cost is the total cost of the comparisons you make (so your score for a test case will be between 0 and 1). Your score for the problem will simply be the sum of your scores for the individual test cases.

    標(biāo)簽: represented integers group items

    上傳時(shí)間: 2016-01-17

    上傳用戶:jeffery

  • The XML Toolbox converts MATLAB data types (such as double, char, struct, complex, sparse, logical)

    The XML Toolbox converts MATLAB data types (such as double, char, struct, complex, sparse, logical) of any level of nesting to XML format and vice versa. For example, >> project.name = MyProject >> project.id = 1234 >> project.param.a = 3.1415 >> project.param.b = 42 becomes with str=xml_format(project, off ) "<project> <name>MyProject</name> <id>1234</id> <param> <a>3.1415</a> <b>42</b> </param> </project>" On the other hand, if an XML string XStr is given, this can be converted easily to a MATLAB data type or structure V with the command V=xml_parse(XStr).

    標(biāo)簽: converts Toolbox complex logical

    上傳時(shí)間: 2016-02-12

    上傳用戶:a673761058

  • 基于JTAG和FPGA的嵌入式SOC驗(yàn)證系統(tǒng)研究與設(shè)計(jì).rar

    隨著半導(dǎo)體制造技術(shù)不斷的進(jìn)步,SOC(System On a Chip)是未來(lái)IC產(chǎn)業(yè)技術(shù)研究關(guān)注的重點(diǎn)。由于SOC設(shè)計(jì)的日趨復(fù)雜化,芯片的面積增大,芯片功能復(fù)雜程度增大,其設(shè)計(jì)驗(yàn)證工作也愈加繁瑣。復(fù)雜ASIC設(shè)計(jì)功能驗(yàn)證已經(jīng)成為整個(gè)設(shè)計(jì)中最大的瓶頸。 使用FPGA系統(tǒng)對(duì)ASIC設(shè)計(jì)進(jìn)行功能驗(yàn)證,就是利用FPGA器件實(shí)現(xiàn)用戶待驗(yàn)證的IC設(shè)計(jì)。利用測(cè)試向量或通過(guò)真實(shí)目標(biāo)系統(tǒng)產(chǎn)生激勵(lì),驗(yàn)證和測(cè)試芯片的邏輯功能。通過(guò)使用FPGA系統(tǒng),可在ASIC設(shè)計(jì)的早期,驗(yàn)證芯片設(shè)計(jì)功能,支持硬件、軟件及整個(gè)系統(tǒng)的并行開(kāi)發(fā),并能檢查硬件和軟件兼容性,同時(shí)還可在目標(biāo)系統(tǒng)中同時(shí)測(cè)試系統(tǒng)中運(yùn)行的實(shí)際軟件。FPGA仿真的突出優(yōu)點(diǎn)是速度快,能夠?qū)崟r(shí)仿真用戶設(shè)計(jì)所需的對(duì)各種輸入激勵(lì)。由于一些SOC驗(yàn)證需要處理大量實(shí)時(shí)數(shù)據(jù),而FPGA作為硬件系統(tǒng),突出優(yōu)點(diǎn)是速度快,實(shí)時(shí)性好。可以將SOC軟件調(diào)試系統(tǒng)的開(kāi)發(fā)和ASIC的開(kāi)發(fā)同時(shí)進(jìn)行。 此設(shè)計(jì)以ALTERA公司的FPGA為主體來(lái)構(gòu)建驗(yàn)證系統(tǒng)硬件平臺(tái),在FPGA中通過(guò)加入嵌入式軟核處理器NIOS II和定制的JTAG(Joint Test ActionGroup)邏輯來(lái)構(gòu)建與PC的調(diào)試驗(yàn)證數(shù)據(jù)鏈路,并采用定制的JTAG邏輯產(chǎn)生測(cè)試向量,通過(guò)JTAG控制SOC目標(biāo)系統(tǒng),達(dá)到對(duì)SOC內(nèi)部和其他IP(IntellectualProperty)的在線測(cè)試與驗(yàn)證。同時(shí),該驗(yàn)證平臺(tái)還可以支持SOC目標(biāo)系統(tǒng)后續(xù)軟件的開(kāi)發(fā)和調(diào)試。 本文介紹了芯片驗(yàn)證系統(tǒng),包括系統(tǒng)的性能、組成、功能以及系統(tǒng)的工作原理;搭建了基于JTAG和FPGA的嵌入式SOC驗(yàn)證系統(tǒng)的硬件平臺(tái),提出了驗(yàn)證系統(tǒng)的總體設(shè)計(jì)方案,重點(diǎn)對(duì)驗(yàn)證系統(tǒng)的數(shù)據(jù)鏈路的實(shí)現(xiàn)進(jìn)行了闡述;詳細(xì)研究了嵌入式軟核處理器NIOS II系統(tǒng),并將定制的JTAG邏輯與處理器NIOS II相結(jié)合,構(gòu)建出調(diào)試與驗(yàn)證數(shù)據(jù)鏈路;根據(jù)芯片驗(yàn)證的要求,設(shè)計(jì)出軟核處理器NIOS II系統(tǒng)與PC建立數(shù)據(jù)鏈路的軟件系統(tǒng),并完成芯片在線測(cè)試與驗(yàn)證。 本課題的整體任務(wù)主要是利用FPGA和定制的JTAG掃描鏈技術(shù),完成對(duì)國(guó)產(chǎn)某型DSP芯片的驗(yàn)證與測(cè)試,研究如何構(gòu)建一種通用的SOC芯片驗(yàn)證平臺(tái),解決SOC驗(yàn)證系統(tǒng)的可重用性和驗(yàn)證數(shù)據(jù)發(fā)送、傳輸、采集的實(shí)時(shí)性、準(zhǔn)確性、可測(cè)性問(wèn)題。本文在SOC驗(yàn)證系統(tǒng)在芯片驗(yàn)證與測(cè)試應(yīng)用研究領(lǐng)域,有較高的理論和實(shí)踐研究?jī)r(jià)值。

    標(biāo)簽: JTAG FPGA SOC

    上傳時(shí)間: 2013-05-25

    上傳用戶:ccsp11

  • 基于FPGA的π4DQPSK全數(shù)字中頻發(fā)射機(jī)和接收機(jī)的實(shí)現(xiàn).rar

    本文以電子不停車收費(fèi)系統(tǒng)課題為背景,設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的π/4-DOPSK全數(shù)字中頻發(fā)射機(jī)和接收機(jī)。π/4-DQPSK廣泛應(yīng)用于移動(dòng)通信和衛(wèi)星通信中,具有頻帶利用率高、頻譜特性好、抗衰落性能強(qiáng)的特點(diǎn)。 近年來(lái)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)器件在芯片邏輯規(guī)模和處理速度等方面性能的迅速提高,用硬件編程實(shí)現(xiàn)無(wú)線功能的軟件無(wú)線電技術(shù)在理論和實(shí)用化上都趨于成熟和完善,因此可以把數(shù)字調(diào)制,數(shù)字上/下變頻,數(shù)字解調(diào)在同一塊FPGA上實(shí)現(xiàn),即實(shí)現(xiàn)了中頻發(fā)射機(jī)和接收機(jī)一體化的片上可編程系統(tǒng)(SOPC,System On Programmabie Chip)。 本文首先根據(jù)指標(biāo)要求對(duì)數(shù)字收發(fā)機(jī)方案進(jìn)行設(shè)計(jì),確定了適合不停車收費(fèi)系統(tǒng)的全數(shù)字發(fā)射機(jī)和接收機(jī)的結(jié)構(gòu),接著根據(jù)π/4-DQPSK發(fā)射機(jī)和接收機(jī)的理論,設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的成形濾波器SRRC、半帶濾波器HB和定時(shí)算法并給出性能分析,最后給出硬件測(cè)試平臺(tái)上結(jié)果和測(cè)試結(jié)果分析。

    標(biāo)簽: 4DQPSK FPGA 全數(shù)字

    上傳時(shí)間: 2013-06-23

    上傳用戶:chuckbassboy

  • 基于ARM嵌入式平臺(tái)的X86譯碼SoC架構(gòu)設(shè)計(jì).pdf

    SoC(System On a Chip)又稱為片上系統(tǒng),是指將微處理器、模擬IP核、數(shù)字IP核和存儲(chǔ)器(或片外存儲(chǔ)器接口)集成在單一芯片上。SoC產(chǎn)品不斷朝著體積小、功能強(qiáng)的方向發(fā)展,芯片內(nèi)部整合越來(lái)越多的功能。ARM架構(gòu)作為嵌入式系統(tǒng)流行的應(yīng)用,其應(yīng)用的擴(kuò)展面臨軟件擴(kuò)充的問(wèn)題,而X86平臺(tái)上卻有很多軟件資源。若將已有的X86軟件移植到ARM平臺(tái),則可以在一定程度上解決軟件擴(kuò)充的問(wèn)題。 本論文針對(duì)X86指令在ARM中兼容的應(yīng)用,以智能手機(jī)的應(yīng)用為例,提出了基于ARM嵌入式平臺(tái),使用X86指令到ARM指令的二進(jìn)制翻譯模塊,達(dá)到對(duì)X86指令的兼容。主要研究ARM公司的片上總線系統(tǒng)——AMBA AHB和AMBA APB片上總線標(biāo)準(zhǔn)。對(duì)Multi-layer總線結(jié)構(gòu)進(jìn)行研究,分析了Multi-layer AHB系統(tǒng)中使用的Bus Matrix模塊的結(jié)構(gòu),從Bus Matrix模塊的內(nèi)部矩陣結(jié)構(gòu)和系統(tǒng)架構(gòu)兩方面針對(duì)系統(tǒng)的特點(diǎn)作出優(yōu)化。 最后介紹了論文采用的事物級(jí)模型與Verilog HDL協(xié)同仿真的方法和系統(tǒng)的控制過(guò)程,通過(guò)仿真結(jié)果的比較,驗(yàn)證了利用二進(jìn)制翻譯模塊實(shí)現(xiàn)X86指令執(zhí)行的可行性和優(yōu)化后的架構(gòu)較適合于X86翻譯系統(tǒng)的應(yīng)用。

    標(biāo)簽: ARM X86 SoC

    上傳時(shí)間: 2013-06-28

    上傳用戶:釣鰲牧馬

  • 基于FPGA的π4-DQPSK全數(shù)字中頻發(fā)射機(jī)和接收機(jī)的實(shí)現(xiàn)

    本文以電子不停車收費(fèi)系統(tǒng)課題為背景,設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的π/4-DOPSK全數(shù)字中頻發(fā)射機(jī)和接收機(jī)。π/4-DQPSK廣泛應(yīng)用于移動(dòng)通信和衛(wèi)星通信中,具有頻帶利用率高、頻譜特性好、抗衰落性能強(qiáng)的特點(diǎn)。 近年來(lái)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)器件在芯片邏輯規(guī)模和處理速度等方面性能的迅速提高,用硬件編程實(shí)現(xiàn)無(wú)線功能的軟件無(wú)線電技術(shù)在理論和實(shí)用化上都趨于成熟和完善,因此可以把數(shù)字調(diào)制,數(shù)字上/下變頻,數(shù)字解調(diào)在同一塊FPGA上實(shí)現(xiàn),即實(shí)現(xiàn)了中頻發(fā)射機(jī)和接收機(jī)一體化的片上可編程系統(tǒng)(SOPC,System On Programmabie Chip)。 本文首先根據(jù)指標(biāo)要求對(duì)數(shù)字收發(fā)機(jī)方案進(jìn)行設(shè)計(jì),確定了適合不停車收費(fèi)系統(tǒng)的全數(shù)字發(fā)射機(jī)和接收機(jī)的結(jié)構(gòu),接著根據(jù)π/4-DQPSK發(fā)射機(jī)和接收機(jī)的理論,設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的成形濾波器SRRC、半帶濾波器HB和定時(shí)算法并給出性能分析,最后給出硬件測(cè)試平臺(tái)上結(jié)果和測(cè)試結(jié)果分析。

    標(biāo)簽: DQPSK FPGA 全數(shù)字 中頻

    上傳時(shí)間: 2013-07-18

    上傳用戶:saharawalker

  • 紅外動(dòng)目標(biāo)識(shí)別跟蹤系統(tǒng)DSPFPGA硬件設(shè)計(jì)與實(shí)現(xiàn)

    視頻目標(biāo)識(shí)別與跟蹤技術(shù)是當(dāng)今世界重要的研究課題,它涉及圖像處理、自動(dòng)控制、計(jì)算機(jī)應(yīng)用等學(xué)科,該文主要論述該項(xiàng)目的具體實(shí)現(xiàn)及相關(guān)理論分析,重點(diǎn)在于該系統(tǒng)的硬件模塊實(shí)現(xiàn)及分析.該系統(tǒng)的硬件模塊是典型的高速數(shù)字電路,這也是當(dāng)今世界電路設(shè)計(jì)的一大熱點(diǎn).同時(shí),該系統(tǒng)的硬件模塊不同于傳統(tǒng)的模擬、數(shù)字電路.嚴(yán)格的說(shuō)它是基于可編程芯片的系統(tǒng)(System On Programmable Chip).它與傳統(tǒng)電路的最大不同在于,硬件模塊本身不具備任何功能,但該硬件模塊可以與相應(yīng)的軟件結(jié)合(此處,我們將FPGA中的可編程指令也廣義的歸入軟件范疇),實(shí)現(xiàn)相應(yīng)的功能.換言之,該硬件模塊通過(guò)換用其他軟件,可以實(shí)現(xiàn)其他功能.所以從這個(gè)意義上講,我們也可以將其稱為基于可編程芯片的通用平臺(tái)系統(tǒng)(General System On Programmable Chip).此外,該文還對(duì)該系統(tǒng)進(jìn)行了嘗試性的層狀結(jié)構(gòu)描述,這種描述同樣適用于其它IT目的或電子系統(tǒng).

    標(biāo)簽: DSPFPGA 紅外 目標(biāo)識(shí)別 硬件設(shè)計(jì)

    上傳時(shí)間: 2013-04-24

    上傳用戶:yumiaoxia

  • 基于FPGA的8位增強(qiáng)型CPU設(shè)計(jì)與驗(yàn)證

    隨著信息技術(shù)的發(fā)展,系統(tǒng)級(jí)芯片SoC(System on a Chip)成為集成電路發(fā)展的主流。SoC技術(shù)以其成本低、功耗小、集成度高的優(yōu)勢(shì)正廣泛地應(yīng)用于嵌入式系統(tǒng)中。通過(guò)對(duì)8位增強(qiáng)型CPU內(nèi)核的研究及其在FPGA(Field Programmable Gate Arrav)上的實(shí)現(xiàn),對(duì)SoC設(shè)計(jì)作了初步研究。 在對(duì)Intel MCS-8051的匯編指令集進(jìn)行了深入地分析的基礎(chǔ)上,按照至頂向下的模塊化的高層次設(shè)計(jì)流程,對(duì)8位CPU進(jìn)行了頂層功能和結(jié)構(gòu)的定義與劃分,并逐步細(xì)化了各個(gè)層次的模塊設(shè)計(jì),建立了具有CPU及定時(shí)器,中斷,串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數(shù)據(jù)通路的設(shè)計(jì)規(guī)劃。利用有限狀態(tài)機(jī)及微程序的思想完成了控制通路的各個(gè)層次模塊的設(shè)計(jì)規(guī)劃。利用組合電路與時(shí)序電路相結(jié)合的思想完成了定時(shí)器,中斷以及串行接口的規(guī)劃。采用邊沿觸發(fā)使得一個(gè)機(jī)器周期對(duì)應(yīng)一個(gè)時(shí)鐘周期,執(zhí)行效率提高。使用硬件描述語(yǔ)言實(shí)現(xiàn)了各個(gè)模塊的設(shè)計(jì)。借助EDA工具ISE集成開(kāi)發(fā)環(huán)境完成了各個(gè)模塊的編程、調(diào)試和面向FPGA的布局布線;在Synplify pro綜合工具中完成了綜合;使用Modelsim SE仿真工具對(duì)其進(jìn)行了完整的功能仿真和時(shí)序仿真。 設(shè)計(jì)了一個(gè)通用的擴(kuò)展接口控制器對(duì)原有的8位處理器進(jìn)行擴(kuò)展,加入高速DI,DO以及SPI接口,增強(qiáng)了8位處理器的功能,可以用于現(xiàn)有單片機(jī)進(jìn)行升級(jí)和擴(kuò)展。 本設(shè)計(jì)的CPU全面兼容MCS-51匯編指令集全部的111條指令,在時(shí)鐘頻率和指令的執(zhí)行效率指標(biāo)上均優(yōu)于傳統(tǒng)的MCS-51內(nèi)核。本設(shè)計(jì)以硬件描述語(yǔ)言代碼形式存在可與任何綜合庫(kù)、工藝庫(kù)以及FPGA結(jié)合開(kāi)發(fā)出用戶需要的固核和硬核,可讀性好,易于擴(kuò)展使用,易于升級(jí),比較有實(shí)用價(jià)值。本設(shè)計(jì)通過(guò)FPGA驗(yàn)證。

    標(biāo)簽: FPGA CPU 8位 增強(qiáng)型

    上傳時(shí)間: 2013-04-24

    上傳用戶:jlyaccounts

  • 基于FPGA的指紋識(shí)別模塊設(shè)計(jì)

    隨著 EDA 技術(shù)及微電子技術(shù)的飛速發(fā)展,現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array,簡(jiǎn)稱 FPGA)的性能有了大幅度的提高,F(xiàn)PGA的設(shè)計(jì)水平也達(dá)到了一個(gè)新的高度。基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)為現(xiàn)代電子產(chǎn)品設(shè)計(jì)帶來(lái)了更大的靈活性,以Nios Ⅱ軟核處理器為核心的SOPC(System on Programmable Chip)系統(tǒng)便是把嵌入式系統(tǒng)應(yīng)用在FPGA上的典型例子,本文設(shè)計(jì)的指紋識(shí)別模塊就是基于FPGA的Nios Ⅱ處理器為核心的SOPC設(shè)計(jì)。通過(guò)IP核技術(shù)和靈活的軟硬件編程,實(shí)現(xiàn)Nios Ⅱ?qū)PGA外圍器件的控制,并對(duì)指紋處理算法進(jìn)行了改進(jìn),研究了指紋識(shí)別算法到Nios Ⅱ系統(tǒng)的移植。 本文首先闡述了指紋識(shí)別模塊的SOPC設(shè)計(jì)方案,然后是對(duì)模塊的詳細(xì)設(shè)計(jì)。在硬件方面,完成了指紋識(shí)別模塊的 FPGA 硬件設(shè)計(jì),包括 FPGA 內(nèi)部的Nios Ⅱ系統(tǒng)硬件設(shè)計(jì)和 FPGA 外圍電路設(shè)計(jì)。前者利用 SOPC Builder將Nios Ⅱ處理器、指紋讀取接口 UART、鍵盤(pán)與LCD顯示接口、FLASH接口、SDRAM控制器構(gòu)建成NiosⅡ硬件系統(tǒng),后者是電源和時(shí)鐘電路、SDRAM存儲(chǔ)器電路、FLASH存儲(chǔ)器電路、LCD顯示電路、指紋傳感器電路、FPGA 配置電路這些純實(shí)物硬件設(shè)計(jì),給出了設(shè)計(jì)方法和電路連接圖。 在軟件方面,包括下面兩個(gè)內(nèi)容: 完成 FPGA 外圍器件程序設(shè)計(jì),實(shí)現(xiàn)對(duì)外圍器件的操作。 深入的研究了指紋識(shí)別算法。對(duì)指紋圖像識(shí)別算法中的指紋圖像濾波和匹配算法進(jìn)行了分析,提出了指紋圖像增強(qiáng)改進(jìn)算法和匹配改進(jìn)算法,通過(guò)試驗(yàn),改進(jìn)后的指紋圖像濾波算法取得了較好的指紋圖像增強(qiáng)效果。改進(jìn)后的匹配算法速度較快,誤識(shí)率較低。最后研究了指紋識(shí)別算法如何在FPGA中的Nios Ⅱ系統(tǒng)的實(shí)現(xiàn)。

    標(biāo)簽: FPGA 指紋識(shí)別 模塊設(shè)計(jì)

    上傳時(shí)間: 2013-06-12

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