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PadS-PowerLogic

  • PCB資料轉(zhuǎn)換工具

    可以用此工具將PROTEL,ORCAD等PCB資料,轉(zhuǎn)換成PADS所需格式。

    標(biāo)簽: PCB 轉(zhuǎn)換

    上傳時間: 2013-10-15

    上傳用戶:bvdragon

  • OrCAD與PADS的同步實(shí)現(xiàn)方法

    PCB 原理圖

    標(biāo)簽: OrCAD PADS 實(shí)現(xiàn)方法

    上傳時間: 2013-11-14

    上傳用戶:dddddd55

  • pcb布線經(jīng)驗精華

    不錯的用PADS布線的資料

    標(biāo)簽: pcb 布線 經(jīng)驗

    上傳時間: 2013-10-14

    上傳用戶:zuozuo1215

  • PADS2007快捷鍵

    文檔包含了我們使用PADS時所需用到的快捷方式

    標(biāo)簽: PADS 2007 快捷鍵

    上傳時間: 2013-11-04

    上傳用戶:1109003457

  • Pads Router布線技巧分享

        當(dāng)設(shè)計高速信號PCB或者復(fù)雜的PCB時,常常需要考慮信號的干擾和抗干擾的問題,也就是設(shè)計這樣的PCB時,需要提高PCB的電磁兼容性。為了實(shí)現(xiàn)這個目的,除了在原理圖設(shè)計時增加抗干擾的元件外,在設(shè)計PCB時也必須考慮這個問題,而最重要的實(shí)現(xiàn)手段之一就是使用高速信號布線的基本技巧和原則。   高速信號布線的基本技巧包括控制走線長度、蛇形布線、差分對布線和等長布線,使用這些基本的布線方法,可以大大提高高速信號的質(zhì)量和電磁兼容性。下面分別介紹這些布線方法的設(shè)置和操作。

    標(biāo)簽: Router Pads 布線技巧

    上傳時間: 2015-01-02

    上傳用戶:gtzj

  • PowerPCB培訓(xùn)教程

    歡迎使用 PowerPCB 教程。本教程描述了 PADS-PowerPCB  的絕大部分功能和特點(diǎn),以及使用的各個過程,這些功能包括: · 基本操作 · 建立元件(Component) · 建立板子邊框線(Board outline) · 輸入網(wǎng)表(Netlist) · 設(shè)置設(shè)計規(guī)則(Design Rule) · 元件(Part)的布局(Placement) · 手工和交互的布線 · SPECCTRA全自動布線器(Route Engine) · 覆銅(Copper Pour) · 建立分隔/混合平面層(Split/mixed Plane) · Microsoft的目標(biāo)連接與嵌入(OLE)(Object Linking Embedding) · 可選擇的裝配選件(Assembly options) · 設(shè)計規(guī)則檢查(Design Rule Check) · 反向標(biāo)注(Back Annotation) · 繪圖輸出(Plot Output)      使用本教程后,你可以學(xué)到印制電路板設(shè)計和制造的許多基本知識。

    標(biāo)簽: PowerPCB 培訓(xùn)教程

    上傳時間: 2013-10-08

    上傳用戶:x18010875091

  • powerPCB中的pcb轉(zhuǎn)到protel中的pcb的方法

    如果用戶現(xiàn)有的是 Protel99SE  。ProtelDXP,Protel2004 版本: 1 在powerpcb  軟件的中打開 PCB 文件,選擇導(dǎo)出 ASCII 文件(export  ascii  file) ,ascii  file 的版本應(yīng)該選擇 3.5 及以下的版本。 2  a 在 Protel99SE  。ProtelDXP  ,  選擇 File->Import->在出現(xiàn)的對話框中,選擇文件類型中的PADS Ascil Files (*.ASC)輸入對應(yīng)文件即可  1.powerpcb-->export ascii file--->import ascii file with protel99 se sp5(u must install padsimportor that is an add-on for 99sesp5 which can downloan from protel company ). 2.powerpcb-->export ascii file-->import ascii file in orcad layout-->import max file(orcad pcb file)with protel 99 or 99se.   

    標(biāo)簽: pcb powerPCB protel

    上傳時間: 2013-10-16

    上傳用戶:whymatalab

  • PCB設(shè)計問題集錦

    PCB設(shè)計問題集錦 問:PCB圖中各種字符往往容易疊加在一起,或者相距很近,當(dāng)板子布得很密時,情況更加嚴(yán)重。當(dāng)我用Verify Design進(jìn)行檢查時,會產(chǎn)生錯誤,但這種錯誤可以忽略。往往這種錯誤很多,有幾百個,將其他更重要的錯誤淹沒了,如何使Verify Design會略掉這種錯誤,或者在眾多的錯誤中快速找到重要的錯誤。    答:可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯誤數(shù)目。但一定要檢查是否真正屬于不需要的文字。 問: What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答:這是有關(guān)制造方面的一個檢查,您沒有相關(guān)設(shè)定,所以可以不檢查。 問: 怎樣導(dǎo)出jop文件?答:應(yīng)該是JOB文件吧?低版本的powerPCB與PADS使用JOB文件。現(xiàn)在只能輸出ASC文件,方法如下STEP:FILE/EXPORT/選擇一個asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點(diǎn)擊OK/完成然后在低版本的powerPCB與PADS產(chǎn)品中Import保存的ASC文件,再保存為JOB文件。 問: 怎樣導(dǎo)入reu文件?答:在ECO與Design 工具盒中都可以進(jìn)行,分別打開ECO與Design 工具盒,點(diǎn)擊右邊第2個圖標(biāo)就可以。 問: 為什么我在pad stacks中再設(shè)一個via:1(如附件)和默認(rèn)的standardvi(如附件)在布線時V選擇1,怎么布線時按add via不能添加進(jìn)去這是怎么回事,因為有時要使用兩種不同的過孔。答:PowerPCB中有多個VIA時需要在Design Rule下根據(jù)信號分別設(shè)置VIA的使用條件,如電源類只能用Standard VIA等等,這樣操作時就比較方便。詳細(xì)設(shè)置方法在PowerPCB軟件通中有介紹。 問:為什么我把On-line DRC設(shè)置為prevent..移動元時就會彈出(圖2),而你們教程中也是這樣設(shè)置怎么不會呢?答:首先這不是錯誤,出現(xiàn)的原因是在數(shù)據(jù)中沒有BOARD OUTLINE.您可以設(shè)置一個,但是不使用它作為CAM輸出數(shù)據(jù). 問:我用ctrl+c復(fù)制線時怎設(shè)置原點(diǎn)進(jìn)行復(fù)制,ctrl+v粘帖時總是以最下面一點(diǎn)和最左邊那一點(diǎn)為原點(diǎn) 答: 復(fù)制布線時與上面的MOVE MODE設(shè)置沒有任何關(guān)系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問:用(圖4)進(jìn)行修改線時拉起時怎總是往左邊拉起(圖5),不知有什么辦法可以輕易想拉起左就左,右就右。答: 具體條件不明,請檢查一下您的DESIGN GRID,是否太大了. 問: 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會有一條不能和在一起,而你教程里都會好好的(圖8)答:這可能還是與您的GRID 設(shè)置有關(guān),不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個軟件都不相同,所以需要多練習(xí)。 問: 尊敬的老師:您好!這個圖已經(jīng)畫好了,但我只對(如圖1)一種的完全間距進(jìn)行檢查,怎么錯誤就那么多,不知怎么改進(jìn)。請老師指點(diǎn)。這個圖在附件中請老師幫看一下,如果還有什么問題請指出來,本人在改進(jìn)。謝!!!!!答:請注意您的DRC SETUP窗口下的設(shè)置是錯誤的,現(xiàn)在選中的SAME NET是對相同NET進(jìn)行檢查,應(yīng)該選擇NET TO ALL.而不是SAME NET有關(guān)各項參數(shù)的含義請仔細(xì)閱讀第5部教程. 問: U101元件已建好,但元件框的拐角處不知是否正確,請幫忙CHECK 答:元件框等可以通過修改編輯來完成。問: U102和U103元件沒建完全,在自動建元件參數(shù)中有幾個不明白:如:SOIC--》silk screen欄下spacing from pin與outdent from first pin對應(yīng)U102和U103元件應(yīng)寫什么數(shù)值,還有這兩個元件SILK怎么自動設(shè)置,以及SILK內(nèi)有個圓圈怎么才能畫得與該元件參數(shù)一致。 答:Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點(diǎn)間的距離.請根據(jù)元件資料自己計算。

    標(biāo)簽: PCB 設(shè)計問題 集錦

    上傳時間: 2014-01-03

    上傳用戶:Divine

  • 格式轉(zhuǎn)換的軟件

    格式轉(zhuǎn)換的軟件,用于生成PADS(電路設(shè)計軟件)的庫。使用是,從Excel表格中導(dǎo)出器件管腳分布的信息,該軟件對這些信息進(jìn)行整理,然后輸出符合PADS庫管理工具能夠識別的文本文件。

    標(biāo)簽: 格式轉(zhuǎn)換 軟件

    上傳時間: 2014-01-18

    上傳用戶:helmos

  • This leon3 design is tailored to the Altera NiosII Startix2 Development board, with 16-bit DDR SDR

    This leon3 design is tailored to the Altera NiosII Startix2 Development board, with 16-bit DDR SDRAM and 2 Mbyte of SSRAM. As of this time, the DDR interface only works up to 120 MHz. At 130, DDR data can be read but not written. NOTE: the test bench cannot be simulated with DDR enabled because the Altera pads do not have the correct delay models. * How to program the flash prom with a FPGA programming file 1. Create a hex file of the programming file with Quartus. 2. Convert it to srecord and adjust the load address: objcopy --adjust-vma=0x800000 output_file.hexout -O srec fpga.srec 3. Program the flash memory using grmon: flash erase 0x800000 0xb00000 flash load fpga.srec

    標(biāo)簽: Development Startix2 tailored Altera

    上傳時間: 2014-01-19

    上傳用戶:chongcongying

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