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Peripheral

Peripheral,外圍設(shè)備是指安裝在計(jì)算機(jī)主機(jī)外的硬設(shè)備,透過各式適配卡與排線來和計(jì)算機(jī)主機(jī)相連接,提供與擴(kuò)充各式各樣的計(jì)算機(jī)功能。
  • 微型計(jì)算機(jī)總線知識(shí)

    計(jì)算機(jī)部件要具有通用性,適應(yīng)不同系統(tǒng)與不同用戶的需求,設(shè)計(jì)必須模塊化。計(jì)算機(jī)部件產(chǎn)品(模塊)供應(yīng)出現(xiàn)多元化。模塊之間的聯(lián)接關(guān)系要標(biāo)準(zhǔn)化,使模塊具有通用性。模塊設(shè)計(jì)必須基于一種大多數(shù)廠商認(rèn)可的模塊聯(lián)接關(guān)系,即一種總線標(biāo)準(zhǔn)。總線的標(biāo)準(zhǔn)總線是一類信號(hào)線的集合是模塊間傳輸信息的公共通道,通過它,計(jì)算機(jī)各部件間可進(jìn)行各種數(shù)據(jù)和命令的傳送。為使不同供應(yīng)商的產(chǎn)品間能夠互換,給用戶更多的選擇,總線的技術(shù)規(guī)范要標(biāo)準(zhǔn)化。總線的標(biāo)準(zhǔn)制定要經(jīng)周密考慮,要有嚴(yán)格的規(guī)定。總線標(biāo)準(zhǔn)(技術(shù)規(guī)范)包括以下幾部分:機(jī)械結(jié)構(gòu)規(guī)范:模塊尺寸、總線插頭、總線接插件以及按裝尺寸均有統(tǒng)一規(guī)定。功能規(guī)范:總線每條信號(hào)線(引腳的名稱)、功能以及工作過程要有統(tǒng)一規(guī)定。電氣規(guī)范:總線每條信號(hào)線的有效電平、動(dòng)態(tài)轉(zhuǎn)換時(shí)間、負(fù)載能力等。總線的發(fā)展情況S-100總線:產(chǎn)生于1975年,第一個(gè)標(biāo)準(zhǔn)化總線,為微計(jì)算機(jī)技術(shù)發(fā)展起到了推動(dòng)作用。IBM-PC個(gè)人計(jì)算機(jī)采用總線結(jié)構(gòu)(Industry Standard Architecture, ISA)并成為工業(yè)化的標(biāo)準(zhǔn)。先后出現(xiàn)8位ISA總線、16位ISA總線以及后來兼容廠商推出的EISA(Extended ISA)32位ISA總線。為了適應(yīng)微處理器性能的提高及I/O模塊更高吞吐率的要求,出現(xiàn)了VL-Bus(VESA Local Bus)和PCI(Peripheral Component Interconnect,PCI)總線。適合小型化要求的PCMCIA(Personal Computer Memory Card International Association)總線,用于筆記本計(jì)算機(jī)的功能擴(kuò)展。總線的指標(biāo)計(jì)算機(jī)主機(jī)性能迅速提高,各功能模塊性能也要相應(yīng)提高,這對(duì)總線性能提出更高的要求。總線主要技術(shù)指標(biāo)有幾方面:總線寬度:一次操作可以傳輸?shù)臄?shù)據(jù)位數(shù),如S100為8位,ISA為16位,EISA為32位,PCI-2可達(dá)64位。總線寬度不會(huì)超過微處理器外部數(shù)據(jù)總線的寬度。總數(shù)工作頻率:總線信號(hào)中有一個(gè)CLK時(shí)鐘,CLK越高每秒鐘傳輸?shù)臄?shù)據(jù)量越大。ISA、EISA為8MHz,PCI為33.3MHz, PCI-2可達(dá)達(dá)66.6MHz。單個(gè)數(shù)據(jù)傳輸周期:不同的傳輸方式,每個(gè)數(shù)據(jù)傳輸所用CLK周期數(shù)不同。ISA要2個(gè),PCI用1個(gè)CLK周期。這決定總線最高數(shù)據(jù)傳輸率。5. 總線的分類與層次系統(tǒng)總線:是微處理器芯片對(duì)外引線信號(hào)的延伸或映射,是微處理器與片外存儲(chǔ)器及I/0接口傳輸信息的通路。系統(tǒng)總線信號(hào)按功能可分為三類:地址總線(Where):指出數(shù)據(jù)的來源與去向。地址總線的位數(shù)決定了存儲(chǔ)空間的大小。系統(tǒng)總線:數(shù)據(jù)總線(What)提供模塊間傳輸數(shù)據(jù)的路徑,數(shù)據(jù)總線的位數(shù)決定微處理器結(jié)構(gòu)的復(fù)雜度及總體性能。控制總線(When):提供系統(tǒng)操作所必需的控制信號(hào),對(duì)操作過程進(jìn)行控制與定時(shí)。擴(kuò)充總線:亦稱設(shè)備總線,用于系統(tǒng)I/O擴(kuò)充。與系統(tǒng)總線工作頻率不同,經(jīng)接口電路對(duì)系統(tǒng)總統(tǒng)信號(hào)緩沖、變換、隔離,進(jìn)行不同層次的操作(ISA、EISA、MCA)局部總線:擴(kuò)充總線不能滿足高性能設(shè)備(圖形、視頻、網(wǎng)絡(luò))接口的要求,在系統(tǒng)總線與擴(kuò)充總線之間插入一層總線。由于它經(jīng)橋接器與系統(tǒng)總線直接相連,因此稱之為局部總線(PCI)。

    標(biāo)簽: 微型計(jì)算機(jī) 總線

    上傳時(shí)間: 2013-11-09

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  • Dsp281x外設(shè)資料

    This overview guide describes all the Peripherals available for TMS320x28xx and TMS320x28xxx devices.Section 2 shows the Peripherals used by each device. Section 3 provides descriptions of the Peripherals.You can download the Peripheral guide by clicking on the literature number, which is linked to the portable document format (pdf) file.

    標(biāo)簽: 281x Dsp 281 外設(shè)

    上傳時(shí)間: 2013-11-21

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  • Xilinx的Zynq可擴(kuò)展式處理平臺(tái)(EPP)電子教材

    Abstract: This reference design explains how to power the Xilinx Zynq Extensible Processing Platform (EPP) and Peripheral ICs using

    標(biāo)簽: Xilinx Zynq EPP 擴(kuò)展式

    上傳時(shí)間: 2014-01-21

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  • XAPP1042-利用GPIO實(shí)現(xiàn)以太網(wǎng)PHY寄存器訪問

    The XPS Ethernetlite Peripheral does not provide any mechanism to access the Ethernet PHYregisters. These registers are used to configure auto negotiation parameters and to obtain PHYstatus. This application note provides reference systems and associated software to accessPHY registers by connecting the serial management bus signals MDC and MDIO to GPIOswhich the software controls directly.

    標(biāo)簽: XAPP 1042 GPIO PHY

    上傳時(shí)間: 2013-10-17

    上傳用戶:JamesB

  • 71M6541演示板用戶手冊(cè)

    The Maxim Integrated 71M6541-DB REV 3.0 Demo Board is a demonstration board for evaluating the 71M6541 device for single-phase electronic energy metering applications in conjunction with the Remote Sensor Inter-face. It incorporates a 71M6541 integrated circuit, a 71M6601 Remote Interface IC, Peripheral circuitry such as a serial EEPROM, emulator port, and on-board power supply. A serial to USB converter allows communication to a PC through a USB port. The Demo Board allows the evaluation of the 71M6541 energy meter chip for measurement accuracy and overall system use.

    標(biāo)簽: 71M6541 演示板 用戶手冊(cè)

    上傳時(shí)間: 2013-11-06

    上傳用戶:雨出驚人love

  • 怎樣使用Nios II處理器來構(gòu)建多處理器系統(tǒng)

    怎樣使用Nios II處理器來構(gòu)建多處理器系統(tǒng) Chapter 1. Creating Multiprocessor Nios II Systems Introduction to Nios II Multiprocessor Systems . . . . . . . . . . . . . . 1–1 Benefits of Hierarchical Multiprocessor Systems  . . . . . . . . . . . . . . . 1–2 Nios II Multiprocessor Systems . . . . . . . . . . . . . . . . . . . .  . . . . . . . . . . . . . 1–2 Multiprocessor Tutorial Prerequisites   . . . . . . . . . . .  . . . . . . . . . . . . 1–3 Hardware Designs for Peripheral Sharing   . . . . . . . . . . . .. . . . . . . . 1–3 Autonomous Multiprocessors   . . . . . . . . . . . . . . . . . . . . . .  . . . . . . . 1–3 Multiprocessors that Share Peripherals . . . . . . . . . . . . . . . . . . . . . . 1–4 Sharing Peripherals in a Multiprocessor System   . . . . . . . . . . . . . . . . . 1–4 Sharing Memory  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–6 The Hardware Mutex Core  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  . . . . 1–7 Sharing Peripherals   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. . . . . . 1–8 Overlapping Address Space  . . . . . . . . . . . . . . . . . . . . . . . . . . . .  . . . . 1–8 Software Design Considerations for Multiple Processors . . .. . . . . 1–9 Program Memory  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–9 Boot Addresses  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. 1–13 Debugging Nios II Multiprocessor Designs  . . . . . . . . . . . . . . . .  1–15 Design Example: The Dining Philosophers’ Problem   . . . . .. . . 1–15 Hardware and Software Requirements . . . . . . . . . . . . . . . .. . . 1–16 Installation Notes  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–17 Creating the Hardware System   . . . . . . . . . . . . . . .. . . . . . 1–17 Getting Started with the multiprocessor_tutorial_start Design Example   1–17 Viewing a Philosopher System   . . . . . . . . . . . . . . . . . . . . . . . . . . . .  . . 1–18 Philosopher System Pipeline Bridges  . . . . . . . . . . . . . . . . . . . . . 1–19 Adding Philosopher Subsystems   . . . . . . . . . . . . . . . . . . . . . .  . . . . 1–21 Connecting the Philosopher Subsystems  . . . . . . . . . . . . .. . . . . 1–22 Viewing the Complete System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–27 Generating and Compiling the System   . . . . . . . . . . . . . . . . . .. 1–28

    標(biāo)簽: Nios 處理器 多處理器

    上傳時(shí)間: 2013-11-21

    上傳用戶:lo25643

  • Xilinx的Zynq可擴(kuò)展式處理平臺(tái)(EPP)電子教材

    Abstract: This reference design explains how to power the Xilinx Zynq Extensible Processing Platform (EPP) and Peripheral ICs using

    標(biāo)簽: Xilinx Zynq EPP 擴(kuò)展式

    上傳時(shí)間: 2013-10-13

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  • XAPP144 -設(shè)計(jì)CPLD多電壓系統(tǒng)

    Today’s digital systems combine a myriad of chips with different voltage configurations.Designers must interface 2.5V processors with 3.3V memories—both RAM and ROM—as wellas 5V buses and multiple Peripheral chips. Each chip has specific power supply needs. CPLDsare ideal for handling the multi-voltage interfacing, but do require forethought to ensure correctoperation.

    標(biāo)簽: XAPP CPLD 144 電壓

    上傳時(shí)間: 2013-11-10

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  • 賽靈思電機(jī)控制開發(fā)套件簡(jiǎn)介(英文版)

      The power of programmability gives industrial automation designers a highly efficient, cost-effective alternative to traditional motor control units (MCUs)。 The parallel-processing power, fast computational speeds, and connectivity versatility of Xilinx® FPGAs can accelerate the implementation of advanced motor control algorithms such as Field Oriented Control (FOC)。   Additionally, Xilinx devices lower costs with greater on-chip integration of system components and shorten latencies with high-performance digital signal processing (DSP) that can tackle compute-intensive functions such as PID Controller, Clark/Park transforms, and Space Vector PWM.   The Xilinx Spartan®-6 FPGA Motor Control Development Kit gives designers an ideal starting point for evaluating time-saving, proven, motor-control reference designs. The kit also shortens the process of developing custom control capabilities, with integrated Peripheral functions (Ethernet, PowerLink, and PCI® Express), a motor-control FPGA mezzanine card (FMC) with built-in Texas Instruments motor drivers and high-precision Delta-Sigma modulators, and prototyping support for evaluating alternative front-end circuitry.

    標(biāo)簽: 賽靈思 電機(jī)控制 開發(fā)套件 英文

    上傳時(shí)間: 2013-10-28

    上傳用戶:wujijunshi

  • 全功能SPI接口的設(shè)計(jì)與實(shí)現(xiàn)

    SPI(Serial Peripheral Interface,串行外圍接口)是Motorola公司提出的外圍接口協(xié)議,它采用一個(gè)串行、同步、全雙工的通信方式,解決了微處理器和外設(shè)之間的串行通信問題,并且可以和多個(gè)外設(shè)直接通信,具有配置靈活,結(jié)構(gòu)簡(jiǎn)單等優(yōu)點(diǎn)。根據(jù)全功能SPI總線的特點(diǎn),設(shè)計(jì)的SPI接口可以最大發(fā)送和接收16位數(shù)據(jù);在主模式和從模式下SPI模塊的時(shí)鐘頻率最大可以達(dá)到系統(tǒng)時(shí)鐘的1/4,并且在主模式下可以提供具有四種不同相位和極性的時(shí)鐘供從模塊選擇;可以同時(shí)進(jìn)行發(fā)送和接收操作,擁有中斷標(biāo)志位和溢出中斷標(biāo)志位。

    標(biāo)簽: SPI 接口的設(shè)計(jì)

    上傳時(shí)間: 2013-11-11

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