利用鎖相環(Pll)和YTO相結合,設計出一種頻率合成器。實現了3～7 GHz的頻率覆蓋和低于0.2 Hz的頻率分辨率。全頻段相噪均在-108 dBc/Hz@10 kHz以下,具有較高的實用價值。
上傳時間： 2013-10-31
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結合直接數字頻率合成（DDS）和鎖相環（Pll）技術完成了X波段低相噪本振跳頻源的設計。文章通過軟件仿真重點分析了本振跳頻源的低相噪設計方法，同時給出了主要的硬件選擇和詳細電路設計過程。最后對樣機的測試結果表明，本方案具有相位噪聲低、頻率控制靈活等優點，滿足了實際工程應用。
上傳時間： 2013-11-12
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摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(Pll ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
上傳用戶：xg262122
Telecommunication, satellite links and set-top boxes allrequire tuning a high frequency oscillator. The actualtuning element is a varactor diode, a 2-terminal device thatchanges capacitance as a function of reverse bias voltage.1 The oscillator is part of a frequency synthesizingloop, as detailed in Figure 1. A phase locked loop (Pll)compares a divided down representation of the oscillatorwith a frequency reference. The Pll’s output is levelshifted to provide the high voltage necessary to bias thevaractor, which closes a feedback loop by voltage tuningthe oscillator. This loop forces the voltage controlledoscillator (VCO) to operate at a frequency determined bythe frequency reference and the divider’s division ratio.
上傳時間： 2013-12-20
上傳用戶：ABCDE
對并聯諧振逆變器的工作原理(即換流過程) 進行了分析,詳細地分析并聯逆變器各種情況下的工作狀態;通過分析得出逆變器的最佳工作狀態,即容性工作狀態。對鎖相環的結構做了簡要分析,并給出其相位模型;在此基礎上以CD4046為例介紹鎖相環(Pll) 電路參數的計算方法。設計了一種他激重復掃頻轉自激的逆變器啟動電路,大大提高了逆變器啟動的成功率。
上傳時間： 2013-10-26
上傳用戶：busterman
PIC16C54C為8位單片機，指令字長12位，全部指令都是單字節指令，系統為哈佛結構，數據總線和程序總線各自獨立分開，數據總線寬度為8位，程序總線寬度為12位，內部程序存儲器為512×12位，內部數據寄存器為32×8位。 PIC16C54C有12根雙向可獨立編程I/O引腳，分為PortA和PortB兩個端口，其中PortA為RA0～RA3，PortB為RB0～RB7，每根I/O引腳可由程序來編程決定其輸入輸出方向。 PIC16C54C提供四種可選振蕩方式： - RC，低成本的阻容振蕩方式 - XT，標準晶體/陶瓷振蕩 - HS，高速晶體/陶瓷振蕩 - LP，低功耗，低頻晶體振蕩 更多鎖相環知識請訪問 http://www.elecfans.com/zhuanti/Pll.html
上傳時間： 2013-12-23
上傳用戶：dianxin61
FEATURES400 MSPS internal clock speedIntegrated 10-bit DAC32-bit tuning wordPhase noise ≤ –120 dBc/Hz @ 1 kHz offset (DAC output)Excellent dynamic performance>75 dB SFDR @ 160 MHz (±100 kHz offset) AOUTSerial I/O control1.8 V power supplySoftware and hardware controlled power-down48-lead TQFP/EP packageSupport for 5 V input levels on most digital inputsPll REFCLK multiplier (4× to 20×)Internal oscillator; can be driven by a single crystalPhase modulation capabilityMultichip synchronization
上傳時間： 2014-12-04
上傳用戶：axin881314
at91rm9200啟動過程教程 系統上電，檢測BMS，選擇系統的啟動方式，如果BMS為高電平，則系統從片內ROM啟動。AT91RM9200的ROM上電后被映射到了0x0和0x100000處，在這兩個地址處都可以訪問到ROM。由于9200的ROM中固化了一個BOOTLOAER程序。所以PC從0X0處開始執行這個BOOTLOAER(準確的說應該是一級BOOTLOADER)。這個BOOTLOER依次完成以下步驟： 1、Pll SETUP，設置PllB產生48M時鐘頻率提供給USB DEVICE。同時DEBUG USART也被初始化為48M的時鐘頻率； 2、相應模式下的堆棧設置； 3、檢測主時鐘源（Main oscillator）； 4、中斷控制器（AIC）的設置； 5、C 變量的初始化； 6、跳到主函數。 完成以上步驟后，我們可以認為BOOT過程結束，接下來的就是LOADER的過程，或者也可以認為是裝載二級BOOTLOER。AT91RM9200按照DATAFLASH、EEPROM、連接在外部總線上的8位并行FLASH的順序依次來找合法的BOOT程序。所謂合法的指的是在這些存儲設備的開始地址處連續的存放的32個字節，也就是8條指令必須是跳轉指令或者裝載PC的指令，其實這樣規定就是把這8條指令當作是異常向量表來處理。必須注意的是第6條指令要包含將要裝載的映像的大小。關于如何計算和寫這條指令可以參考用戶手冊。一旦合法的映像找到之后，則BOOT程序會把找到的映像搬到SRAM中去，所以映像的大小是非常有限的，不能超過16K-3K的大小。當BOOT程序完成了把合法的映像搬到SRAM的任務以后，接下來就進行存儲器的REMAP，經過REMAP之后，SRAM從映設前的0X200000地址處被映設到了0X0地址并且程序從0X0處開始執行。而ROM這時只能在0X100000這個地址處看到了。至此9200就算完成了一種形式的啟動過程。如果BOOT程序在以上所列的幾種存儲設備中找到合法的映像，則自動初始化DEBUG USART口和USB DEVICE口以準備從外部載入映像。對DEBUG口的初始化包括設置參數115200 8 N 1以及運行XMODEM協議。對USB DEVICE進行初始化以及運行DFU協議。現在用戶可以從外部（假定為PC平臺）載入你的映像了。在PC平臺下，以WIN2000為例，你可以用超級終端來完成這個功能，但是還是要注意你的映像的大小不能超過13K。一旦正確從外部裝載了映像，接下來的過程就是和前面一樣重映設然后執行映像了。我們上面講了BMS為高電平，AT91RM9200選擇從片內的ROM啟動的一個過程。如果BMS為低電平，則AT91RM9200會從片外的FLASH啟動，這時片外的FLASH的起始地址就是0X0了，接下來的過程和片內啟動的過程是一樣的，只不過這時就需要自己寫啟動代碼了，至于怎么寫，大致的內容和ROM的BOOT差不多，不同的硬件設計可能有不一樣的地方，但基本的都是一樣的。由于片外FLASH可以設計的大，所以這里編寫的BOOTLOADER可以一步到位，也就是說不用像片內啟動可能需要BOOT好幾級了，目前AT91RM9200上使用較多的bootloer是u-boot，這是一個開放源代碼的軟件，用戶可以自由下載并根據自己的應用配置。總的說來，筆者以為AT91RM9200的啟動過程比較簡單，ATMEL的服務也不錯，不但提供了片內啟動的功能，還提供了UBOOT可供下載。筆者寫了一個BOOTLODER從片外的FLASHA啟動，效果還可以。 uboot結構與使用uboot是一個龐大的公開源碼的軟件。他支持一些系列的arm體系，包含常見的外設的驅動，是一個功能強大的板極支持包。其代碼可以 http://sourceforge.net/projects/u-boot下載 在9200上，為了啟動uboot，還有兩個boot軟件包，分別是loader和boot。分別完成從sram和flash中的一級boot。其源碼可以從atmel的官方網站下載。 我們知道，當9200系統上電后，如果bms為高電平，則系統從片內rom啟動，這時rom中固化的boot程序初始化了debug口并向其發送'c'，這時我們打開超級終端會看到ccccc...。這說明系統已經啟動，同時xmodem協議已經啟動，用戶可以通過超級終端下載用戶的bootloader。作為第一步，我們下載loader.bin.loader.bin將被下載到片內的sram中。這個loder完成的功能主要是初始化時鐘，sdram和xmodem協議，為下載和啟動uboot做準備。當下載了loader.bin后，超級終端會繼續打印：ccccc....。這時我們就可以下在uboot了。uboot將被下載到sdram中的一個地址后并把pc指針調到此處開始執行uboot。接著我們就可以在終端上看到uboot的shell啟動了，提示符uboot>，用戶可以uboot>help 看到命令列表和大概的功能。uboot的命令包含了對內存、flash、網絡、系統啟動等一些命令。 如果系統上電時bms為低電平，則系統從片外的flash啟動。為了從片外的flash啟動uboot,我們必須把boot.bin放到0x0地址出，使得從flash啟動后首先執行boot.bin，而要少些boot.bin，就要先完成上面我們講的那些步驟，首先開始從片內rom啟動uboot。然后再利用uboot的功能完成把boot.bin和uboot.gz燒寫到flash中的目的，假如我們已經啟動了uboot,可以這樣操作： uboot>protect off all uboot>erase all uboot>loadb 20000000 uboot>cp.b 20000000 10000000 5fff uboot>loadb 21000000 uboot>cp.b 210000000 10010000 ffff 然后系統復位，就可以看到系統先啟動boot，然后解壓縮uboot.gz，然后啟動uboot。注意，這里uboot必須壓縮成.gz文件，否則會出錯。 怎么編譯這三個源碼包呢，首先要建立一個arm的交叉編譯環境，關于如何建立，此處不予說明。建立好了以后，分別解壓源碼包，然后修改Makefile中的編譯器項目，正確填寫你的編譯器的所在路徑。 對loader和boot，直接make。對uboot,第一步：make_at91rm9200dk,第二步：make。這樣就會在當前目錄下分別生成*.bin文件,對于uboot.bin，我們還要壓縮成.gz文件。 也許有的人對loader和boot搞不清楚為什么要兩個，有什么區別嗎？首先有區別，boot主要完成從flash中啟動uboot的功能，他要對uboot的壓縮文件進行解壓，除此之外，他和loader并無大的區別，你可以把boot理解為在loader的基礎上加入了解壓縮.gz的功能而已。所以這兩個并無多大的本質不同，只是他們的使命不同而已。 特別說名的是這三個軟件包都是開放源碼的，所以用戶可以根據自己的系統的情況修改和配置以及裁減，打造屬于自己系統的bootloder。
上傳時間： 2013-10-27
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1、 支持USB 1.1通訊協議；2、 支持高速（Full Speed、12Mbps ）和低速（Low Speed、1.5Mbps ）傳輸；3、 6MHz晶體，鎖相環Pll振蕩器提供高速、低速所需時鐘源；4、 支持3個端口（endpoint），可獨立編程為IN 或 OUT端口。5、 PS/2：支持PS/2協議（eg.鼠標），與USB復用。
上傳時間： 2013-11-03
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應用軟件根據BYPASS信號的值來決定是否使用Pll。如果使用Pll，那么它總是輸出一個200MHz的時鐘信號，并且聯合系統分頻器（SYSDIV）共同產生系統時鐘。饋送到PWM模塊的時鐘由系統時鐘提供。如果應用中需要較低的PWM時鐘，那么在時鐘信號到達PWM模塊前可以使用PWM分頻器（PWMDIV）先分頻。ADC時鐘使用一個時鐘源（source）為200MHz的常量分頻器，這就意味著如果要使ADC時鐘的工作頻率保持在14-18MHz范圍內，必須使能并使用Pll。
上傳時間： 2013-10-17
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