正交頻分復(fù)用(Orthogonal Frequency Division Multiplexing，OFDM)技術(shù)是一種多載波傳輸技術(shù)，它的基本思想是在頻域內(nèi)將給定信道劃分成幾個(gè)相互正交的子信道，每個(gè)子信道使用一個(gè)子載波進(jìn)行調(diào)制，各子載波并行傳輸。該技術(shù)可以有效提高頻譜利用率，能夠?qū)苟鄰叫?yīng)產(chǎn)生的頻率選擇性衰弱和載波間干擾，在時(shí)變、頻變、多徑干擾嚴(yán)重的水聲信道中具有較強(qiáng)的優(yōu)勢。 隨著計(jì)算機(jī)和多媒體通信技術(shù)的發(fā)展，嵌入式系統(tǒng)在各個(gè)領(lǐng)域的應(yīng)用不斷深入。其中，基于ARM技術(shù)知識產(chǎn)權(quán)(IP)核的微處理器依靠其高性能、低功耗和易擴(kuò)展的特點(diǎn)，在工業(yè)控制、無線通信、消費(fèi)電子等多個(gè)領(lǐng)域得到廣泛的應(yīng)用；隨著嵌入式系統(tǒng)復(fù)雜度的提高，操作系統(tǒng)已成為嵌入式系統(tǒng)不可缺少的一部分。其中，嵌入式Linux憑借免費(fèi)開源、功能強(qiáng)大、成熟穩(wěn)定等特點(diǎn)，目前已成為主要的嵌入式操作系統(tǒng)之一。 數(shù)字信號處理器(Digital Signal Processor，DSP)具有很強(qiáng)的數(shù)字信號處理能力，可以滿足各種高實(shí)時(shí)要求，但其尋址范圍小，I/O功能較差。ARM+DSP雙處理器的結(jié)構(gòu)可以充分利用ARM和DSP各自的優(yōu)勢實(shí)現(xiàn)協(xié)同工作。 本論文的主要工作是研究和實(shí)現(xiàn)一個(gè)基于OFDM技術(shù)的由ARM+DSP硬件平臺實(shí)現(xiàn)的能夠完成水下聲信道圖像傳輸?shù)南到y(tǒng)。主要研究內(nèi)容包括OFDM系統(tǒng)的基本原理、ARM+DSP底層硬件的驅(qū)動(dòng)和控制，Linux操作系統(tǒng)的移植、MiniGUI人機(jī)界面的設(shè)計(jì)、相關(guān)應(yīng)用軟件的編寫以及在TMS320VC5502上初步實(shí)現(xiàn)OFDM的調(diào)制解調(diào)，以期對今后水下圖像傳輸系統(tǒng)的實(shí)現(xiàn)能具有較大的參考價(jià)值。
標(biāo)簽： ARMDSP OFDM 圖像傳輸系統(tǒng)
上傳時(shí)間： 2013-05-20
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心臟疾病一直是威脅人類生命健康的主要疾病之一。研究無創(chuàng)的心電信號檢測設(shè)備來檢測與評價(jià)心臟功能的狀況，并研究心臟疾病的成因是生物醫(yī)學(xué)電子學(xué)的重要研究課題之一。動(dòng)態(tài)心電記錄儀(Holter)是用于記錄24小時(shí)長時(shí)間心電圖的一種設(shè)備。研制高性能的動(dòng)態(tài)心電記錄、監(jiān)護(hù)系統(tǒng)對于心血管疾病的診斷和治療具有十分重要的意義。 Holter技術(shù)發(fā)展至今已有幾十年歷史，但目前的Holter仍存在許多不足之處：(1)許多Holter采用8位、16位單片機(jī)作為控制系統(tǒng)，運(yùn)算能力有限，無法加入自動(dòng)診斷功能：(2)數(shù)據(jù)存儲采用固定焊接在板上的存儲芯片，容量小，數(shù)據(jù)取出回放不方便；(3)大部分Holter還不能實(shí)現(xiàn)心電信號的實(shí)時(shí)遠(yuǎn)程傳輸，心電數(shù)據(jù)的分析以及分析報(bào)告的獲取往往要滯后好幾天時(shí)間，不利于心臟疾病的及早診斷及治療。 針對這些不足，本文設(shè)計(jì)了一個(gè)基于ARM(一種32位嵌入式處理器)的動(dòng)態(tài)心電記錄儀。該記錄儀具有運(yùn)算功能強(qiáng)、能夠?qū)崿F(xiàn)心電信號實(shí)時(shí)遠(yuǎn)程網(wǎng)絡(luò)傳輸?shù)奶攸c(diǎn)。為確保信息不會(huì)因網(wǎng)絡(luò)傳輸故障而丟失，本系統(tǒng)同時(shí)還采用了便于攜帶的SD(Secure Digital Memory)閃存卡作為存儲媒介，具有大容量數(shù)據(jù)存儲的功能。本文設(shè)計(jì)的系統(tǒng)主要完成的任務(wù)有心電信號的采集、心電信號的放大濾波、心電信號的顯示和心電信號的存儲與傳輸。整個(gè)系統(tǒng)由一片ARM嵌入式微處理器控制，本系統(tǒng)中采用的嵌入式微處理器是三星的S3C44BOX。放大和濾波電路主要是對電極導(dǎo)聯(lián)傳來的心電信號進(jìn)行放大和濾除干擾信號，以獲取合適的信號大小并保證采集的心電信號的正確性。心電信號的顯示是把心電信號實(shí)時(shí)地顯示在Holter的液晶屏上，能使患者直觀地觀察到自己的心電信號情況。心電信號的存儲采用了容量大、成本及功耗低并且體積小方便攜帶的SD卡來存儲心電數(shù)據(jù)。心電數(shù)據(jù)的傳輸是通過以太網(wǎng)實(shí)現(xiàn)的，以太網(wǎng)可以實(shí)現(xiàn)快速、高正確率的傳輸。傳輸?shù)臄?shù)據(jù)由醫(yī)院內(nèi)的服務(wù)器接收，并且在服務(wù)器端對心電信號進(jìn)行相應(yīng)的顯示和處理。為實(shí)現(xiàn)上述功能編寫的系統(tǒng)軟件包括Holter的Bootloader的設(shè)計(jì)、uCLINUX操作系統(tǒng)的移植、A/D轉(zhuǎn)換程序、液晶屏的控制及菜單程序、SD卡FAT文件格式的數(shù)據(jù)存儲和服務(wù)器端數(shù)據(jù)接收、波形顯示程序。本系統(tǒng)經(jīng)過一定的實(shí)驗(yàn)證明符合設(shè)計(jì)要求，具有體積小、成本低、使用方便的特點(diǎn)。
標(biāo)簽： ARM 便攜式 遠(yuǎn)程 動(dòng)態(tài)
上傳時(shí)間： 2013-07-10
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在電力現(xiàn)代化建設(shè)中，提高發(fā)電機(jī)發(fā)電效率是其中重要的一環(huán)，氫氣作為導(dǎo)熱性冷卻介質(zhì)廣泛的應(yīng)用于發(fā)電設(shè)備，作為冷卻劑，它可以有效地提高其發(fā)電效率，但它又是一種易燃易爆氣體，所以使氫氣參數(shù)處于正常范圍，保證發(fā)電機(jī)高效、安全正常工作就變得至關(guān)重要，因此對氫氣參數(shù)進(jìn)行實(shí)時(shí)監(jiān)測有著重要的意義。 本論文研究和開發(fā)了基于ARM和CPLD的氫氣參數(shù)監(jiān)測系統(tǒng)，首先簡要的分析了氫冷發(fā)電機(jī)系統(tǒng)對氫氣參數(shù)進(jìn)行監(jiān)測的必要性以及當(dāng)前電力系統(tǒng)氫氣參數(shù)監(jiān)控系統(tǒng)的發(fā)展情況。然后提出了一種利用無線通信手機(jī)短消息業(yè)務(wù)SMS、工控總線Modbus通信協(xié)議和RR485總線、SD卡海量存儲等技術(shù)實(shí)現(xiàn)發(fā)電機(jī)系統(tǒng)多氫氣參數(shù)的現(xiàn)場實(shí)時(shí)監(jiān)測系統(tǒng)的設(shè)計(jì)方案。該方案以功能強(qiáng)大的ARM處理器作為系統(tǒng)的核心。采用高精度的16位AD轉(zhuǎn)換芯片，并使用兩種濾波算法的結(jié)合對信號進(jìn)行數(shù)字濾波，滿足系統(tǒng)對氫氣參數(shù)采集精度的要求。同時(shí)系統(tǒng)結(jié)合CPLD技術(shù)，用于解決系統(tǒng)內(nèi)微控器I/O口不足以及SD卡驅(qū)動(dòng)的問題，本論文采用一片CPLD擴(kuò)展I/O口，每一個(gè)擴(kuò)展的I/O口都分配固定的地址，ARM微控器可以通過外部總線控制擴(kuò)展I/O口的輸出電平。SD卡(Secure Digital Memory Card)中文翻譯為安全數(shù)碼卡，是一種基于半導(dǎo)體快閃記憶器的新一代記憶設(shè)備，具有低成本，大容量的特點(diǎn)，系統(tǒng)的歷史數(shù)據(jù)存儲使用了SD卡作為存儲介質(zhì)，系統(tǒng)并沒有直接使用ARM處理器讀寫SD卡，而是使用了擁有1270個(gè)邏輯單元的MAXⅡ1270 CPLD來驅(qū)動(dòng)SD卡，在CPLD中使用VHDL語言設(shè)計(jì)了SD卡的總線協(xié)議，外部總線接口，SRAM的讀寫時(shí)序等，這樣既可以提高微處理器SD卡的讀寫速度，增強(qiáng)微處理器程序的移植性，又可以簡化微處理器讀寫SD卡的步驟并減少微處理器的負(fù)擔(dān)。 本論文的無線數(shù)據(jù)傳輸采用GSM無線通信技術(shù)的SMS業(yè)務(wù)遠(yuǎn)傳現(xiàn)場數(shù)據(jù)，設(shè)計(jì)了GSM模塊的軟件硬件，實(shí)現(xiàn)了報(bào)警等數(shù)據(jù)的無線傳輸，系統(tǒng)的有線傳輸采用了基于Modbus通信協(xié)議的RS485總線通信方式，采用這兩種通信方式使系統(tǒng)的通信更加靈活、可靠。本論文最后分析了系統(tǒng)的不足并且提出了具體的改進(jìn)方向。
上傳時(shí)間： 2013-05-26
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數(shù)字電視技術(shù)和超大規(guī)模深亞微米的系統(tǒng)級芯片設(shè)計(jì)技術(shù)是當(dāng)前信息產(chǎn)業(yè)中最受關(guān)注的兩個(gè)方向。它們的交叉就是數(shù)字電視應(yīng)用中的一系列系統(tǒng)級芯片和超深亞微米專用集成電路。其中信道處理系統(tǒng)及其相關(guān)芯片更是集中了數(shù)字信號處理前向糾錯(cuò)編解碼等數(shù)字電視傳輸?shù)暮诵募夹g(shù)，成為設(shè)計(jì)和開發(fā)整個(gè)數(shù)字電視系統(tǒng)的關(guān)鍵之一。數(shù)字高清晰度電視(Digital HDTV)做為第三代電視標(biāo)準(zhǔn)，已成為當(dāng)今世界高技術(shù)競爭的焦點(diǎn)，本文正是從這個(gè)交叉點(diǎn)上出發(fā)對DVB-H(Digital Video Broadcasting-Handheld)標(biāo)準(zhǔn)中所涉及的信道編碼和調(diào)制部分進(jìn)行了研究，重點(diǎn)分析了信道內(nèi)編碼部分的硬件優(yōu)化實(shí)現(xiàn)。本項(xiàng)目完成了DVB-H傳輸系統(tǒng)信道編碼的FPGA硬件設(shè)計(jì)和實(shí)現(xiàn)，系統(tǒng)所有FPGA硬件電路設(shè)計(jì)采用了Veillog HDL語言編寫。同時(shí)對清華大學(xué)數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)DMB-T(Terrestrial Digital Multimedia/TV Broadcasting)中的關(guān)鍵技術(shù)做了研究，與DVB標(biāo)準(zhǔn)中的相關(guān)技術(shù)做了對比。 本文首先對DVB．H以及COFDM的相關(guān)理論進(jìn)行介紹和研究。然后針對DVB-H信道編碼調(diào)制器中的部分核心算法的FPGA設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行了詳細(xì)的研究工作，包括外編碼、內(nèi)編碼(卷積刪余)、內(nèi)交織(包括比特交織和符號交織)、星座映射、幀形成、OFDM調(diào)制的部分設(shè)計(jì)等。相應(yīng)地對DVB-H信道解碼解調(diào)器中的部分算法的FPGA設(shè)計(jì)的研究工作做了描述，包括符號解交織和比特解交織。同時(shí)對清華大學(xué)數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)DMB-T外接收機(jī)中頻域和時(shí)域解交織模塊的FPGA設(shè)計(jì)實(shí)現(xiàn)做了描述。 筆者在項(xiàng)目中完成的主要工作有： (1)與項(xiàng)目組成員合作制定系統(tǒng)框架，劃分模塊。 (2)對所負(fù)責(zé)的模塊，包括外編碼、內(nèi)編碼(卷積刪余)、內(nèi)交織(包括比特交織和符號交織)、星座映射、幀形成、OFDM調(diào)制的算法進(jìn)行研究并加以優(yōu)化，建立軟件仿真模型，進(jìn)行FPGA設(shè)計(jì)，仿真和實(shí)現(xiàn)。
標(biāo)簽： DVBH FPGA 發(fā)射端 信道
上傳時(shí)間： 2013-06-10
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用戶對寬帶無線接入業(yè)務(wù)、尤其是對于寬帶無線化以及移動(dòng)化的需求日益增加,使無線寬帶接入技術(shù)WiMAX(World interoperability for Microwave Access,即全球微波接入互操作性技術(shù))應(yīng)運(yùn)而生、迅猛發(fā)展,成為這兩年業(yè)界關(guān)注的焦點(diǎn)。除了通常的互聯(lián)網(wǎng)接入應(yīng)用外,它還將在提供IPTV和VOIP等寬帶業(yè)務(wù)方面取得成功,它還有可能成為一種先進(jìn)的4G蜂窩電話技術(shù)。WiMAX未來將進(jìn)入蜂窩電話、筆記本電腦和機(jī)頂盒等應(yīng)用中。 本文在介紹WiMAX傳輸標(biāo)準(zhǔn)802.16d基礎(chǔ)上,詳細(xì)闡述了WiMAX接收機(jī)中信道解調(diào)芯片中的自動(dòng)增益控制(Automatic Gain Control,AGC)部分。首先介紹了自動(dòng)增益控制系統(tǒng)的基本組成和其主要特性指標(biāo),通過對一個(gè)步進(jìn)式AGC的分析,得到AGC模型的輸出公式。然后針對WiMAX接收機(jī)內(nèi)AGC系統(tǒng)中的模數(shù)轉(zhuǎn)換器以及AGC電路進(jìn)行介紹和理論分析。本文采用SPW(Signal Processing WorkSystem)模型對AGC電路基本結(jié)構(gòu)的算法分析,并結(jié)合仿真結(jié)果對AGC電路做了詳盡解說并對參數(shù)進(jìn)行了解釋說明。 最后給出了基于SPW和FPGA(Field Programmable Gate Array)驗(yàn)證的結(jié)果。通過SPW對AGC進(jìn)行了單獨(dú)的性能測試,并結(jié)合整個(gè)系統(tǒng)的性能測試來說明AGC可以和系統(tǒng)的其他模塊協(xié)同工作。在FPGA測試中,可以證明用Verilog實(shí)現(xiàn)后AGC也同樣能較好的工作。 本文實(shí)現(xiàn)的基于導(dǎo)頻的步進(jìn)式的數(shù)字AGC是針對WiMAX系統(tǒng)的自動(dòng)增益控制電路提出的解決方案。此算法結(jié)合WiMAX系統(tǒng)的傳輸方式,提出的算法具有迅速鎖定信號的特點(diǎn),能夠滿足WiMAX系統(tǒng)的要求。同時(shí),由于各種關(guān)鍵參數(shù)設(shè)計(jì)為寄存器可配的方式,具有很好的靈活性,也就具有了更高的移植性,可以作為一種通用的數(shù)字AGC算法。
上傳時(shí)間： 2013-04-24
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低密度校驗(yàn)碼（LDPC，Low Density Parity Check Code）是一種性能接近香農(nóng)極限的信道編碼，已被廣泛地采用到各種無線通信領(lǐng)域標(biāo)準(zhǔn)中，包括我國的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統(tǒng)中的核心技術(shù)之一。 當(dāng)今LDPC碼構(gòu)造的主流方向有兩個(gè)，分別是結(jié)合準(zhǔn)循環(huán)（QC，Quasi Cyclic）移位結(jié)構(gòu)的單次擴(kuò)展構(gòu)造和類似重復(fù)累積（RA，Repeat Accumulate）碼構(gòu)造。相應(yīng)地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實(shí)現(xiàn)簡單，但是吞吐量不高，且不容易構(gòu)造高性能的好碼。 本文在研究了上述幾種碼構(gòu)造和編碼算法之后，結(jié)合編譯碼器綜合實(shí)現(xiàn)的復(fù)雜度考慮，提出了一種切實(shí)可行的基于二次擴(kuò)展（Dex，Duplex Expansion）的QC-LDPC碼構(gòu)造方法，以實(shí)現(xiàn)高吞吐量的LDPC碼收發(fā)端；并且充分利用該類碼校驗(yàn)矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點(diǎn)，結(jié)合RU算法，提出了一種新編碼器的設(shè)計(jì)方案。 基于二次擴(kuò)展的QC-LDPC碼構(gòu)造方法，是通過對母矩陣先后進(jìn)行亂序擴(kuò)展（Pex，Permutation Expansion）和循環(huán)移位擴(kuò)展（CSEx，Cyclic Shift Expansion）實(shí)現(xiàn)的。在此基礎(chǔ)上，為了實(shí)現(xiàn)可變碼長、可變碼率，一般編譯碼器需同時(shí)支持多個(gè)亂序擴(kuò)展和循環(huán)移位擴(kuò)展的擴(kuò)展因子。本文所述二次擴(kuò)展構(gòu)造方法的特點(diǎn)在于，固定循環(huán)移位擴(kuò)展的擴(kuò)展因子大小不變，支持多個(gè)亂序擴(kuò)展的擴(kuò)展因子，使得譯碼器結(jié)構(gòu)得以精簡；構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu)，便于硬件實(shí)現(xiàn)；（偽）隨機(jī)生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能，是對硬件實(shí)現(xiàn)和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復(fù)用，使得實(shí)現(xiàn)復(fù)雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換（FS，F(xiàn)orward Substitution）模塊，同時(shí)簡化了流水線結(jié)構(gòu)，由原先RU算法的6級降低為4級；為了縮短編碼延時(shí)，設(shè)計(jì)時(shí)安排每一級流水線計(jì)算所需的時(shí)鐘數(shù)大致相同。 這種碼字構(gòu)造和編碼聯(lián)合設(shè)計(jì)方案具有以下優(yōu)勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節(jié)省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗(yàn)證。 通過在實(shí)驗(yàn)板上實(shí)測表明，上述基于二次擴(kuò)展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端，在實(shí)際應(yīng)用中具有很高的價(jià)值。 目前，LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法，及其對應(yīng)的編碼算法，也必將成為信道編碼理論未來的研究重點(diǎn)。
上傳時(shí)間： 2013-07-26
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在傳統(tǒng)的電力電子電路中，DC/DC變換器通常采用模擬電路實(shí)現(xiàn)電壓或電流的控制。數(shù)字控制與模擬控制相比，有著顯著的優(yōu)點(diǎn)，數(shù)字控制可以實(shí)現(xiàn)復(fù)雜的控制策略，同時(shí)大大提高系統(tǒng)的可靠性和靈活性，并易于實(shí)現(xiàn)系統(tǒng)的智能化。但目前數(shù)字控制基本上限于電力傳動(dòng)領(lǐng)域，DC/DC變換器由于其開關(guān)頻率較高，一般其外圍功能由DSP或微處理器完成，而控制的核心，如PWM發(fā)生等大多采用專用控制芯片實(shí)現(xiàn)。FPGA由于其快速性、靈活性及保密性等優(yōu)點(diǎn)，近年來在數(shù)字控制領(lǐng)域受到越來越多的關(guān)注。基于FPGA的DC/DC變換器是電力電子領(lǐng)域重要的研究方向之一。本文研究了同步Buck變換器的建模、設(shè)計(jì)及仿真，采用Xinlix的VIRTEX-Ⅱ PRO FPGA開發(fā)板實(shí)現(xiàn)了Buck變換器的全數(shù)字控制。 論文首先從Buck變換器的理論分析入手，根據(jù)它的物理特性，研究了該變換器的狀態(tài)空間平均模型和小信號分析。為了獲得高性能的開關(guān)電源，提出并分析了混雜模型設(shè)計(jì)方案，然后進(jìn)行了控制器設(shè)計(jì)。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型，并進(jìn)行仿真研究。浮點(diǎn)仿真的運(yùn)算精度與溢出問題，影響了仿真的精度。為了克服這些不足，作者采用了定點(diǎn)仿真方法，得到了滿意的仿真結(jié)果。論文還著重論述了開關(guān)電源的數(shù)字控制器部分，數(shù)字控制器一般由三個(gè)主要功能模塊組成：模數(shù)轉(zhuǎn)換器、數(shù)字脈寬調(diào)制器(Digital PulseWidth Modulation：DPWM)和數(shù)字補(bǔ)償器。文中重點(diǎn)研究了DPWM和數(shù)字補(bǔ)償器，闡述了目前高頻數(shù)字控制變換器中存在的主要問題，特別是高頻狀態(tài)下DPWM分辨率較低，影響控制精度，甚至引起極限環(huán)(Limit Cycling)現(xiàn)象，對DPWM分辨率的提高與系統(tǒng)硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關(guān)系等問題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法，該方法在不提高系統(tǒng)硬件頻率的前提下，采用軟件使DPWM的分辨率大大提高。作者還設(shè)計(jì)了兩種數(shù)字補(bǔ)償器，并進(jìn)行了分析比較，選擇了合適的補(bǔ)償算法，達(dá)到了改善系統(tǒng)性能的目的。 設(shè)計(jì)完成后，作者使用ISE 9.1i軟件進(jìn)行了FPGA實(shí)現(xiàn)的前、后仿真，驗(yàn)證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設(shè)計(jì)，采用32MHz的硬件晶振實(shí)現(xiàn)了11-bit的DPWM分辨率，開關(guān)頻率達(dá)到1MHz，得到了滿意的系統(tǒng)性能，論文最后給出了仿真和實(shí)驗(yàn)結(jié)果。
標(biāo)簽： FPGA DCDC 高頻 數(shù)字
上傳時(shí)間： 2013-07-23
上傳用戶：kristycreasy
光纖水聽器自問世以來，在巨大的軍事價(jià)值和民用價(jià)值推動(dòng)下得到了迅速發(fā)展，已逐漸從實(shí)驗(yàn)室研究階段走向工程應(yīng)用。同時(shí)隨著光纖水聽器的不斷發(fā)展，對水聲信號的檢測技術(shù)以及數(shù)字處理能力也提出了新的要求。論文在此背景下開展了一系列研究工作，并提出了利用FPGA(Field ProgrammableGate Array，現(xiàn)場可編程門陣列)實(shí)現(xiàn)光纖3×3耦合器解調(diào)算法的新思路。 目前干涉型光纖水聽器的解調(diào)一般采用PGC(Phase Generated Carrier，相位生成載波技術(shù))技術(shù)和基于3×3光纖耦合器干涉的解調(diào)技術(shù)。PGC技術(shù)在解調(diào)過程中引入了載波信號，它對采樣率，激光器等的要求都較高，因此我們把目光投向3×3耦合器解調(diào)技術(shù)，文中對其解調(diào)原理進(jìn)行了闡述，對采樣率的確定進(jìn)行了討論，并對3×3耦合器三路輸出不對稱的情況進(jìn)行了分析，最后在本文的結(jié)論部分提出了基于3×3耦合器解調(diào)的改良方案。 目前，光纖信號數(shù)字化解調(diào)的硬件實(shí)現(xiàn)采用DSP(Digital Signal Process，可編程數(shù)字信號處理器)信號處理機(jī)，與之相比，F(xiàn)PGA解調(diào)具有速度快、資源占用少、易于擴(kuò)展等優(yōu)勢。本文對FPGA與DSP、ASIC(application-specificintegrated circuit，專用集成電路)實(shí)現(xiàn)方案進(jìn)行了對比，分析了適合利用FPGA實(shí)現(xiàn)的算法所應(yīng)具備的特征；介紹了3×3耦合器解調(diào)算法中各個(gè)模塊的設(shè)計(jì)情況；分析了系統(tǒng)的工作情況，硬件的構(gòu)造及芯片的選擇，最后驗(yàn)證了利用FPGA可以實(shí)現(xiàn)3×3耦合器解調(diào)算法。
標(biāo)簽： 干涉型 光纖水聽器 信號解調(diào) 方法研究
上傳時(shí)間： 2013-07-03
上傳用戶：love1314
圖像采集是數(shù)字化圖像處理的第一步，開發(fā)圖像采集平臺是視覺系統(tǒng)開發(fā)的基礎(chǔ)。視覺檢測的速度是視覺檢測要解決的關(guān)鍵技術(shù)之一，也是專用圖像處理系統(tǒng)設(shè)計(jì)所要完成的首要目標(biāo)
標(biāo)簽： 高速圖像采集
上傳時(shí)間： 2013-04-24
上傳用戶：waitingfy
數(shù)字射頻存儲器(Digital Radio FreqlJencyr：Memory DRFM)具有對射頻信號和微波信號的存儲、處理及傳輸能力，已成為現(xiàn)代雷達(dá)系統(tǒng)的重要部件。現(xiàn)代雷達(dá)普遍采用了諸如脈沖壓縮、相位編碼等更為復(fù)雜的信號處理技術(shù)，DRFM由于具有處理這些相干波形的能力，被越來越廣泛地應(yīng)用于電子對抗領(lǐng)域作為射頻頻率源。目前，國內(nèi)外對DRFM技術(shù)的研究還處于起步階段，DRFM部件在采樣率、采樣精度及存儲容量等方面，還不能滿足現(xiàn)代雷達(dá)信號處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理，在現(xiàn)有的研究基礎(chǔ)上提出了一種便于工程實(shí)現(xiàn)的設(shè)計(jì)方法，給出了基于現(xiàn)場可編程門陣列(Field Programmable Gate Array FPGA)實(shí)現(xiàn)的幅度量化DRFM設(shè)計(jì)方案。本方案的采樣率為1 GHz、采樣精度12位，具體實(shí)現(xiàn)是采用4個(gè)采樣率為250 MHz的ADC并行交替等效時(shí)間采樣以達(dá)到1 GHz的采樣率。單通道內(nèi)采用數(shù)字正交采樣技術(shù)進(jìn)行相干檢波，用于保存信號復(fù)包絡(luò)的所有信息。利用FPGA器件實(shí)現(xiàn)DRFM的控制器和多路采樣數(shù)據(jù)緩沖器，采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實(shí)現(xiàn)了DRFM電路的FPGA設(shè)計(jì)和功能仿真、時(shí)序分析。方案中采用了大量的低壓差分信號(Low Voltage Differential Signaling LVDS)邏輯的芯片，從而大大降低了系統(tǒng)的功耗，提高了系統(tǒng)工作的可靠性。本文最后對采用的數(shù)字信號處理算法進(jìn)行了仿真，仿真結(jié)果證明了設(shè)計(jì)方案的可行性。 本文提出的基于FPGA的多通道DRFM系統(tǒng)與基于專用FIFO存儲器的DRFM相比，具有更高的性能指標(biāo)和優(yōu)越性。
上傳時(shí)間： 2013-06-01
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