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上傳時(shí)間： 2014-12-31
上傳用戶：PresidentHuang
SWIFT 提供的服務(wù) 1、接入服務(wù) SWIFT的接入服務(wù)通過SWIFTAlliance的系列產(chǎn)品完成，包括： （1） SWIFTAlliance Access and Entry：傳送FIN信息的接口軟件； （2） SWIFTAlliance Gateway：接入SWIFTNet的窗口軟件； （3） SWIFTAlliance Webstation：接入SWIFTNet的桌面接入軟件； （4） File Transfer Interface：文件傳輸接口軟件，通過SWIFTNet FileAct是用戶方便的訪問其后臺辦公系統(tǒng)。 SWIFTNET Link軟件內(nèi)嵌在SWIFTAlliance Gateway和SWIFTAlliance Webstation中，提供傳輸、標(biāo)準(zhǔn)化、安全和管理服務(wù)。連接后，它確保用戶可以用同一窗口多次訪問SWIFTNet，獲得不同服務(wù)。
標(biāo)簽： SWIFT 設(shè)計(jì)軟件
上傳時(shí)間： 2014-12-03
上傳用戶：huyiming139
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計(jì)。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動時(shí)間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2014-12-04
上傳用戶：cppersonal
色環(huán)電阻識別小程序V1.0--功能說明： 1、能直接根據(jù)色環(huán)電阻的顏色計(jì)算出電阻值和偏差； 2、能根據(jù)電阻值，反標(biāo)電阻顏色； 3、支持四環(huán)、五環(huán)電阻計(jì)算； 4、帶萬用表直讀數(shù)； 色環(huán)電阻識別小程序--使用說明： 1、選擇電阻環(huán)數(shù)；（四環(huán)電阻或五環(huán)電阻） 2、如果是“色環(huán)轉(zhuǎn)阻值”則：鼠標(biāo)點(diǎn)擊對應(yīng)環(huán)的顏色，然后點(diǎn)按鈕“色環(huán)→阻值” 3、如果是“阻值轉(zhuǎn)色環(huán)”則：輸入相應(yīng)阻值、單位、精度，點(diǎn)按鈕“阻值→色環(huán)” 國家標(biāo)稱電阻值說明： ★E6±20%系列：1.0、1.5、2.2、3.3、4.7、6.8 E12±10%系列：1.0、1.2、1.5、1.8、2.2、2.7、3.3、3.9、4.7、5.6、6.8、8.2、9.1 E24 I級±5%：1.0、1.1、1.2、1.3、1.5、1.6、1.8、2.0、2.2、2.4、2.7、3.0、3.3、3.6、3.9、4.3、4.7、5.1、5.6、6.2、6.8、7.5、8.2、9.1 使用注意事項(xiàng)： 1、請不要帶電和在路測試電阻，這樣操作既不安全也不能測出正確阻值； 2、請不要用手接觸到電阻引腳，因?yàn)槿梭w也有電阻，會使測試值產(chǎn)生誤差； 3、請正確選擇萬用表的檔位（電阻檔）和量程（200、20K、2M量程)
標(biāo)簽： 最新電阻色環(huán)的 教程 識別
上傳時(shí)間： 2013-11-24
上傳用戶：tou15837271233
Consumer display applications commonly use high-speed LVDS interfaces to transfer videodata. Spread-spectrum clocking can be used to address electromagnetic compatibility (EMC)issues within these consumer devices. This application note uses Spartan®-6 FPGAs togenerate spread-spectrum clocks using the DCM_CLKGEN primitive.
標(biāo)簽： Spartan XAPP 1065 FPGA
上傳時(shí)間： 2013-11-01
上傳用戶：hjkhjk
The Virtex-4 features, such as the programmable IDELAY and built-in FIFO support, simplifythe bridging of a high-speed, PCI-X core to large amounts of DDR-SDRAM memory. Onechallenge is meeting the PCI-X target initial latency specification. PCI-X Protocol Addendum tothe PCI Local Bus Specification Revision 2.0a ([Ref 6]) dictates that when a target signals adata transfer, "the target must do so within 16 clocks of the assertion of FRAME#." PCItermination transactions, such as Split Response/Complete, are commonly used to meet thelatency specifications. This method adds complexity to the design, as well as additional systemlatency. Another solution is to increase the ratio of the memory frequency to the PCI-X busfrequency. However, this solution increases the required power and clock resource usage.
上傳時(shí)間： 2013-11-24
上傳用戶：18707733937
這個(gè)軟件需要你的本機(jī)操作的。其他機(jī)器是算不出來的！ 就是說 一臺電腦只有一個(gè)注冊碼對應(yīng)！ 這里有個(gè)辦法： MULTISIM2001安裝方法： 一：運(yùn)行SETUP.EXE安裝。在安裝時(shí)，要重新啟動計(jì)算機(jī)一次。 二：啟動后在“開始>程序”中找到STARTUP項(xiàng)，運(yùn)行后，繼續(xù)進(jìn)行安裝，安裝過程中，第一次要求輸入“CODE"碼時(shí)， 輸入“PP-0411-48015-7464-32084"輸入后，會提示"VALID SERIAL NUMBER FOR MULTISIM 2001 POWER-PRO." 按確定，又會出現(xiàn)一個(gè)“feature code”框，輸入“FC-6424-04180-0044-13881”后， 在彈出的對話框中選擇“取消”，一路確定即可完成安裝。 三：1.運(yùn)行VERILOG目錄內(nèi)的SETUP安裝 2.運(yùn)行FPGA目錄內(nèi)的SETUP安裝 3.將CRACK目錄內(nèi)的LICMGR.DLL拷貝到WINDOWS系統(tǒng)的SYSTEM 目錄內(nèi) 4.并將VERILOG安裝目錄內(nèi)的同名文件刪除 5.將SILOS.LIC文件拷到VERILOG安裝目錄內(nèi)覆蓋原文件，并作如下編輯： 6.將“COMPUTER_NAME”替換為你的機(jī)器名 7.將“D:\MULTISIM\VERILOG\PATH_TO_SIMUCAD.EXE”替換為你的 實(shí)際安裝路徑。如此你便可以使用VERILOG了。 四：安裝之后，運(yùn)行MULTISIM2001,會要求輸入“RELEASE CODE",不用著急， 記下“SERIAL NUMBER"和“SIGNATURE NUMBER", 使用CRACK目錄內(nèi)的注冊器“MULTISIM KEYGEN.EXE" 將剛才記下的兩個(gè)號碼分別填入后， 即可得到"RELEASE CODE", 以后就可以正常使用了。 五：接下來運(yùn)行 database update目錄中的幾個(gè)文件， 進(jìn)行數(shù)據(jù)庫合并即可。祝你成功！！ 六：啟動MULTISIM2001時(shí)候的注冊碼 1： PP-0411-48015-7464-32084 2： 37506-86380 3:的三個(gè)空格 1975 2711 4842 里面包含了：Multisim2001漢化破解版、Multisim.V10.0.1.漢化破解版圖解 解壓密碼：www.pp51.com
標(biāo)簽： Multisim 2001 漢化破解版 免費(fèi)下載
上傳時(shí)間： 2013-11-16
上傳用戶：天空說我在
SWIFT 提供的服務(wù) 1、接入服務(wù) SWIFT的接入服務(wù)通過SWIFTAlliance的系列產(chǎn)品完成，包括： （1） SWIFTAlliance Access and Entry：傳送FIN信息的接口軟件； （2） SWIFTAlliance Gateway：接入SWIFTNet的窗口軟件； （3） SWIFTAlliance Webstation：接入SWIFTNet的桌面接入軟件； （4） File Transfer Interface：文件傳輸接口軟件，通過SWIFTNet FileAct是用戶方便的訪問其后臺辦公系統(tǒng)。 SWIFTNET Link軟件內(nèi)嵌在SWIFTAlliance Gateway和SWIFTAlliance Webstation中，提供傳輸、標(biāo)準(zhǔn)化、安全和管理服務(wù)。連接后，它確保用戶可以用同一窗口多次訪問SWIFTNet，獲得不同服務(wù)。
標(biāo)簽： SWIFT 設(shè)計(jì)軟件
上傳時(shí)間： 2013-12-22
上傳用戶：sclyutian
PhpDig is a search engine written in PHP that uses a MySQL database backend. It features indexing of both static and dynamic pages, spidering of almost all links in HTML content, in hrefs, areamaps, and frames, and full text indexing. The search results appearence is skin-able, using a very simple templates system. PhpDig是一個(gè)用PHP編寫的搜索引擎，它使用MySQL數(shù)據(jù)庫后臺。它的功能有靜態(tài)和動態(tài)頁面索引，在HTML內(nèi)容中用hrefs, areamaps，和frames以及全文本索引構(gòu)成所有的鏈接網(wǎng)。搜索結(jié)果的外觀是可定制外觀的，使用一個(gè)非常簡單的模板系統(tǒng)。
標(biāo)簽： database features indexing backend
上傳時(shí)間： 2014-01-03
上傳用戶：haohaoxuexi
留言本 需要修改的地方都有注釋 你可以自行修改 主要有l(wèi)ogin.jsp和jdbc.java里面關(guān)系都數(shù)據(jù)庫連接部分 jdbc你修改編譯之后請放到WEB-INF\classes\wu目錄下面 數(shù)據(jù)庫采用的是mysql 建表語言是： CREATE TABLE liuyan_temp ( id int(6) NOT NULL auto_increment, url varchar(100) default # , ip varchar(20) default NULL, email varchar(50) default # , qq varchar(20) default NULL, sj varchar(30) default NULL, content text, xm varchar(20) default 沒有姓名 , KEY id (id) ) TYPE=MyISAM
標(biāo)簽： jdbc WEB-INFclasseswu login java
上傳時(shí)間： 2014-01-10
上傳用戶：songyue1991
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