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RS-485收發(fā)器

  • 1553B總線接口技術研究及FPGA實現.rar

    本論文在詳細研究MIL-STD-1553B數據總線協議以及參考國外芯片設計的基礎上,結合目前新興的EDA技術和大規模可編程技術,提出了一種全新的基于FPGA的1553B總線接口芯片的設計方法。 從專用芯片實現的具體功能出發,結合自頂向下的設計思想,給出了總線接口的總體設計方案,考慮到電路的具體實現對結構進行模塊細化。在介紹模擬收發器模塊的電路設計后,重點介紹了基于FPGA的BC、RT、MT三種類型終端設計,最終通過工作方式選擇信號以及其他控制信號將此三種終端結合起來以達到通用接口的功能。同時給出其設計邏輯框圖、算法流程圖、引腳說明以及部分模塊的仿真結果。為了資源的合理利用,對其中相當部分模塊進行復用。在設計過程中采用自頂向下、碼型轉換中的全數字鎖相環、通用異步收發器UART等關鍵技術。本設計使用VHDL描述,在此基礎之上采用專門的綜合軟件對設計進行了綜合優化,在FPGA芯片EP1K100上得以實現。通過驗證證明該設計能夠完成BC/RT/MT三種模式的工作,能處理多種消息格式的傳輸,并具有較強的檢錯能力。 最后設計了總線接口芯片測試系統,選擇TMS320LF2407作為主處理器,測試主要包括主處理器的自發自收驗證,加入RS232串口調試過程提高測試數據的直觀性。驗證的結果表明本文提出的設計方案是合理的。

    標簽: 1553B FPGA 總線接口

    上傳時間: 2013-06-04

    上傳用戶:ayfeixiao

  • 基于ARMDSP架構的太陽能光伏智能并網逆變器.rar

    隨著世界能源危機的到來,太陽能光伏發電在能源結構中正在發揮著越來越大的作用。而太陽能光伏發電系統的核心部件并網逆變器的性能還需要進一步提高。為了迎合市場上對高品質、高性能、智能化并網逆變器的需求,我們將ARM+DSP架構作為并網逆變器的控制系統。本系統集成了ARM和DSP的各自的強大功能,使并網逆變器的性能和智能化水平得到了顯著提高。本論文是基于山東大學魯能實習基地“光伏并網逆變器項目”,目前已經試制出樣機。本人主要負責并網逆變器控制系統的軟硬件設計工作。本文主要研究內容有: @@ 1.本并網逆變器采用了內高頻環逆變技術。文中詳細分析了這種逆變器的優缺點,進行了充分的系統分析和論證。 @@ 2.采用MATLAB/Simulink軟件對并網逆變器的控制算法進行仿真,包括前級DC-DC變換的控制算法以及后級DC-AC逆變的控制算法。通過仿真驗證了所設計算法的可行性,對DSP程序開發提供了很好的指導意義。 @@ 3.本文將ARM+DSP架構作為逆變器的控制系統,并設計了相應的硬件控制系統。DSP控制板硬件系統包括AD數據采集、硬件電流保護、電源、eCAN總線,SPI總線等硬件電路。ARM板硬件系統包括SPI總線、RS232總線、RS480總線、以太網總線、LCD顯示、實時時鐘、鍵盤等硬件電路。 @@ 4.本文設計和實現了兩種最大功率點跟蹤控制算法:功率擾動觀察法或增量電導法;孤島檢測方法采用被動式和主動式兩種檢測方式,被動式所采用的方法是將過/欠電壓和電壓相位突變檢測相結合的方式,主動式采用正反饋頻率偏移法;為了實現并網逆變器的輸出電流與電網電壓同頻同相,使用了軟件鎖相環控制技術。本文分別給出了以上各種算法的控制程序流程圖。 @@ 5.本文也給出了AD數據采集、eCAN總線、RS232、RS485、以太網、PWM輸出等程序流程圖,以及DSP和ARM之間的SPI總線通信程序流程圖。并且分別給出了ARM管理機控制系統主程序流程圖和DSP控制機控制系統主程序流程圖。 @@ 6.最后對并網逆變器樣機進行實驗結果分析。結果顯示:該樣機基本上實現了本文提出的設計方案所應完成的各項功能,樣機的性能比較理想。 @@關鍵詞:太陽能光伏;并網逆變器;SPWM; DSP; ARM

    標簽: ARMDSP 架構 太陽能光伏

    上傳時間: 2013-07-09

    上傳用戶:趙安qw

  • 基于嵌入式Linux的多媒體播放器設計.rar

    隨著二十一世紀的到來,人類進入了后PC時代。在這一階段,嵌入式技術得到了飛速發展和廣泛應用。目前,嵌入式技術及其產品已廣泛應用于智能家用電器、智能建筑、儀器儀表、通訊產品、工業控制、掌上型電腦、各種智能IC卡的應用等等。將嵌入式系統應用于多媒體移動終端,充分發揮了嵌入式系統的低功耗、集成度高、可擴充能力強等特點,可以達到集移動、語音、圖像等各種功能于一身的效果。基于以上背景,本文提出了一種基于嵌入式Linux的多媒體播放器設計方案。 本文首先詳細分析了ARM體系結構,研究了嵌入式Linux操作系統在ARM9微處理器的移植技術,包括交叉編譯環境的建立、引導裝載程序應用、移植嵌入式Linux內核及建立根文件系統,并且實現了嵌入式Linux到EP9315開發板的移植。 由于嵌入式系統本身硬件條件的限制,常用在PC機的圖形用戶界面GUI系統不適合在其上運行。為此,本文選擇了Qt/Embedded作為研究對象,在對其體系結構等方面進行研究基礎上,實現了Qt/Embedded到EP9315開發板的移植,完成了嵌入式圖形用戶界面開發,使得系統擁有良好的操作界面。 針對現今MP3文件格式廣泛流行的特點,本文設計了MP3播放器。在深入研究了MP3文件編碼原理的基礎上,詳細論述了播放器的設計過程,沒有使用硬件解碼方案,采用了軟件解碼,降低了系統開發成本:在視頻播放方面,本文實現了Linux系統下的通用媒體播放器——Mplayer到EP9315開發板的移植。通過對音頻數據輸出的研究,解決了Mplayer播放聲音不正常的問題,實現了一個集音樂和視頻播放于一體的嵌入式多媒體播放系統。 最后,總結了論文所做的工作,指出了嵌入式多媒體播放器所需要進一步解決和完善的問題。

    標簽: Linux 嵌入式 多媒體播放器

    上傳時間: 2013-04-24

    上傳用戶:梧桐

  • 運算放大器、比較器設計指南.rar

    運算放大器、比較器設計指南,運算放大器、比較器設計指南

    標簽: 運算放大器 比較器 設計指南

    上傳時間: 2013-07-19

    上傳用戶:a673761058

  • 正弦波逆變器.rar

    正弦波逆變器理論基礎知識,劉鳳君老師作品,對初學者和正在進行逆變器設計及改進會有幫助

    標簽: 正弦波逆變器

    上傳時間: 2013-07-06

    上傳用戶:liber

  • 基于FPGA的Turbo碼編譯碼器設計.rar

    作為性能優異的糾錯編碼,Turbo碼自誕生以來就一直受到理論界以及工程應用界的關注。TD—SCDMA是我國擁有自主知識產權的3G通信標準,該標準把Turbo碼是作為前向糾錯體制,但Turbo碼的譯碼算法比較復雜并且需要多次迭代,這造成Turbo碼譯碼延時大,譯碼速度慢,因此限制了Turbo碼的實際應用。因此有必要研究如何將現有的Turbo碼譯碼算法進行簡化,加速,使其轉化成為適合在硬件上實現的算法,將實驗室的理論研究成果轉化成為硬件產品。 論文主要的研究內容有以下兩點: 其一,提出信道自適應迭代譯碼方案。在事先設定最大迭代次數的情況下,自適應Turbo碼譯碼算法能夠根據信道的變化自動調整迭代次數。 仿真結果表明:該自適應迭代譯碼方案能夠根據信道的變化自動調整迭代次數,在保證譯碼性能基本上沒有損失的情況下,有效減少譯碼時間,明顯提高譯碼速度。 其二,根據得到的信道自適應迭代譯碼方案,借助Xilinx公司Spartan3 FPGA硬件平臺,使用Verilog硬件描述語言,將用C/C++語言寫成的信道自適應迭代譯碼算法轉化成為硬件設計實現,得到硬件電路,并對得到的譯碼器硬件電路進行測試。 測試結果表明:隨著信道的變化,硬件電路的譯碼速度也隨之自動變化,信噪比越高譯碼速度越快,并且硬件譯碼器性能(誤比特率)與實驗仿真基本一致。

    標簽: Turbo FPGA 編譯碼器

    上傳時間: 2013-05-31

    上傳用戶:huyiming139

  • 基于FPGA的SATAⅡ協議研究與實現.rar

    現代的計算機追求的是更快的速度、更高的數據完整性和靈活性。無論從物理性能,還是從電氣性能來看,現今的并行總線都已出現了某些局限,無法提供更高的數據傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數據傳輸等特點,得到各行業越來越多的支持。 目前市場上的SATA IP CORE都是面向IC設計的,不利于在FPGA上集成,因此,本文在Xilinx公司的Virtex5系列FPGA上實現SATAⅡ協議,對SATA技術的推廣、國內邏輯IP核的發展都有一定的意義。 本文將SATAⅡ協議的FPGA實現劃分成物理層、鏈路層、傳輸層和應用層四個模塊。提出了物理層串行收/發器設計以及物理鏈路初始化方案。分析了鏈路層模塊結構,給出了作為SATAⅡ鏈路層核心的狀態機的設計。為滿足SATAⅡ協議3.0Gbps的速率,采用擴大數據處理位寬的方法,設計完成了鏈路層的16b/20b編碼模塊,同時為提高數據傳輸可靠性和信號的穩定性,分別實現了鏈路層CRC校驗模塊和并行擾碼模塊。在描述協議傳輸層的模塊結構的基礎上,給出了作為傳輸層核心的狀態機的設計,并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協議狀態機的設計,并實現了SATAⅡ新增功能NCQ技術,從而使得數據傳輸更加有效。最后為使本設計應用更加廣泛,設計了基于AHB總線的用戶接口。 本設計采用Verilog HDL語言對需要實現的電路進行描述,并使用Modelsim軟件仿真。仿真結果表明,本文設計的邏輯電路可靠穩定,與SATAⅡ協議定義功能一致。

    標簽: FPGA SATA 協議研究

    上傳時間: 2013-06-16

    上傳用戶:cccole0605

  • 基于FPGA的數字中頻收發信機的設計與實現.rar

    軟件無線電(Software Defined Radio)是無線通信系統收發信機的發展方向,它使得通信系統的設計者可以將主要精力集中到收發機的數字處理上,而不必過多關注電路實現。在進行數字處理時,常用的方案包括現場可編程門陣列(FPGA)、數字信號處理器(DSP)和專用集成電路(ASIC)。FPGA以其相對較低的功耗和相對較低廉的成本,成為許多通信系統的首先方案。正是在這樣的前提下,本課題結合軟件無線電技術,研究并實現基于FPGA的數字收發信機。 @@ 本論文主要研究了發射機和接收機的結構和相關的硬件實現問題。首先,從理論上對發射機和接收機結構進行研究,找到收發信機設計中關鍵問題。其次,在理論上有深刻認識的基礎上,以FPGA為手段,將反饋控制算法、反饋補償算法和前饋補償算法落實到硬件電路上。同步一直是數字通信系統中的關鍵問題,它也是本文的研究重點。本文在研究了已有各種同步方法的基礎上,設計了一種新的同步方法和相應的接收機結構,并以硬件電路將其實現。最后,針對所設計的硬件系統,本文還進行了充分的硬件系統測試。硬件測試的各項數據結果表明系統設計方案是可行的,基本實現了數字中頻收發機系統的設計要求。 @@ 本文中發射機系統是以Altera公司EP2C70F672C6為硬件平臺,接收機系統以Altera公司EP2S180F1020C3為硬件平臺。收發系統均是在Ouartus Ⅱ 8.0環境下,通過編寫Verilog HDL代碼和調用Altera IP core加以實現。在將設計方案落實到硬件電路實現之前,各種算法均使用MATLAB進行原理仿真,并在MATLAB仿真得到正確結果的基礎上,使用Quartus Ⅱ 8.0中的功能仿真工具和時序仿真工具進行了前仿真和后仿真。所有仿真結果無誤后,可下載至硬件平臺進行調試,通過Quartus Ⅱ 8.0中集成的SignalTap邏輯分析儀,可以實時觀察電路中各點信號的變化情況,并結合示波器和頻譜儀,得到硬件測試結果。 @@關鍵詞:SDR;數字收發機;FPGA;載波同步;符號同步

    標簽: FPGA 數字中頻 收發信機

    上傳時間: 2013-04-24

    上傳用戶:diaorunze

  • 基于FPGA的Viterbi譯碼器設計與實現.rar

    卷積碼是廣泛應用于衛星通信、無線通信等多種通信系統的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法,該算法譯碼性能好、速度快,并且硬件實現結構比較簡單,是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發展,使用FPGA實現Viterbi譯碼器的設計方法逐漸成為主流。不同通信系統所選用的卷積碼不同,因此設計可重配置的Viterbi譯碼器,使其能夠滿足多種通信系統的應用需求,具有很重要的現實意義。 本文設計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎上,重點研究了Viterbi譯碼器核心組成模塊的電路實現算法。本設計中分支度量計算模塊采用只計算可能的分支度量值的方法,節省了資源;加比選模塊使用全并行結構保證處理速度;幸存路徑管理模塊使用3指針偶算法的流水線結構,大大提高了譯碼速度。在Xilinx ISE8.2i環境下,用VHDL硬件描述語言編寫程序,實現(2,1,7)卷積碼的Viterbi譯碼器。在(2,1,7)卷積碼譯碼器基礎上,擴展了Viterbi譯碼器的通用性,使其能夠對不同的卷積碼譯碼。譯碼器根據不同的工作模式,可以對(2,1,7)、(2,1,9)、(3,1,7)和(3,1,9)四種廣泛運用的卷積碼譯碼,并且可以修改譯碼深度等改變譯碼器性能的參數。 本文用Simulink搭建編譯碼系統的通信鏈路,生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證,Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器,譯碼器運行穩定可靠。最后,使用Simulink產生的數據對本文設計的Viterbi譯碼器的譯碼性能進行了分析,仿真結果表明,在同等條件下,本文設計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當。

    標簽: Viterbi FPGA 譯碼器

    上傳時間: 2013-06-24

    上傳用戶:myworkpost

  • DVB系統信道編碼的研究與FPGA實現.rar

    數字圖像通信的最廣泛的應用就是數字電視廣播系統,與以往的模擬電視業務相比,數字電視在節省頻譜資源、提高節目質量方面帶來了一場新的革命,而與此對應的DVB(Digital Video Broadcasting)標準的建立更是加速了數字電視廣播系統的大規模應用。DVB標準選定MPEG—2標準作為音頻及視頻的編碼壓縮方式,隨后對MPEG—2碼流進行打包形成TS流(transport stream),進行多個傳輸流復用,最后通過不同媒介進行傳輸。在DVB標準的傳輸系統中,無論是衛星傳輸,電纜傳輸還是地面傳輸,為了保障圖像質量,使數字節目在傳輸過程中避免出現因受到各種信道噪聲干擾而出現失真的現象,都采用了信道編碼的方式來保護傳輸數據。信道編碼是數字通信系統中一個必需的、重要的環節。 信道編碼設計方案的優劣決定了DVB系統的成功與否,本文重點研究了DVB系統中的信道編碼算法及其FPGA實現方案,主要進行了如下幾項工作: 1)介紹了DVB系統信道編碼的基本概念及特點,深入研究了DVB標準中信道編碼部分的關鍵技術,并針對每個信道編碼模塊進行工作原理分析、算法分析。 2)根據DVB信道編碼的特點,重點對信道編碼中四個模塊,包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實現算法進行了比較詳細的分析,并闡述了每個模塊及QPSK調制的設計方案及實現模塊功能的程序流程。 3)在RS(204,188)編碼過程中,利用有限域常數乘法器的特點,對編碼器進行了優化,在很大程度上提高了編碼效率,卷積交織器部分采用RAM移位法,實現起來更為簡單且節省了FPGA器件內部資源。 4)設計以Altera公司的QuartusⅡ為開發平臺,利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調制的硬件實現,通過Verilog HDL描述和時序仿真來驗證算法的可行性,并給出系統設計中減少毛刺的方法,使系統更為穩定。最終的系統仿真結果表明該系統工作穩定,達到了DVB系統信道編碼設計的要求。

    標簽: FPGA DVB

    上傳時間: 2013-06-26

    上傳用戶:allen-zhao123

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