RiSCv課程設(shè)計(jì)報(bào)告，用 Verilog HDL 語(yǔ)言實(shí)現(xiàn)一個(gè)五級(jí)流水線的 RISC-V 的指令子集，并在仿真軟件上加載要求的測(cè)試程序和數(shù)據(jù)，仿真結(jié)果正確。只設(shè)計(jì) CPU 流水線，不要求設(shè)計(jì) Cache 控制器（即不考慮 cache 相聯(lián)關(guān)系）。 CPU中需要的I-Cache，D-Cache用兩個(gè)有限容量的片內(nèi)RAM仿真代替
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RiSCv
報(bào)告
上傳時(shí)間：
2020-03-20
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