給出了具有置0、置1功能及不確定輸出狀態的同步Rs觸發器的Multisim仿真方法，即用字組產生器產生所需的各類輸入信號，用四蹤示波器同步顯示輸入信號及狀態輸出信號的波形，可直觀描述觸發器的置0、置1過程及不確定狀態的產生過程。分析了同步Rs觸發器不確定輸出狀態的Multisim仿真方案。所述方法的創新點是解決了同步Rs觸發器的工作波形無法用電子實驗儀器進行分析驗證的問題。
上傳時間： 2013-10-12
上傳用戶：米卡
隔離型Rs-485收發器ADM2483,ADM2484E,ADM2587E內部電路應用原理及應用
上傳時間： 2014-11-13
上傳用戶：bvdragon
一、用途D485C型單片機用TTL/Rs-485/Rs-422轉換器用于將單片機的Rs-232串行口（TTL電平）轉換成Rs-485或者Rs-422電平，可以將單片機串行口的通信距離延長至1200m以上（9600bps時），可以用于單片機之間、單片機與PC機之間構成遠程多機通信網絡。二、硬件安裝D485C型轉換器外形為DB-9/DB-9轉接盒大小，其中DB-9（孔座）一端接單片機的Rs-232串行口（只用到RXD、TXD、GND）以及+5V電源。DB-9針座為轉換后的Rs-485、Rs-422信號。三、軟件說明本產品均無需任何初始化設置！無須收發轉換控制信號！只用到單片機Rs-232串行口的RXD（收）、TXD（發）、GND（地）信號，加上獨有的內部零延時自動收發轉換技術，確保適合所有軟件！四、性能說明D485C型轉換器需外接5V電源，最高速率115.2Kbps。外接電源要求：電壓5V±0.5V，電流>10mA。五、D485C的外形圖、引腳分配D485C作為TTL/Rs-485轉換器（注意跳線短接位置）
上傳時間： 2013-12-26
上傳用戶：獨孤求源
PCM-16xx系列工業多串口卡可以應用于傳統的Rs-232/422/485串行通訊領域，快速擴充PC機標準COM通訊端口的數量。兼容PC/104規范，即插即用；集成4個串行通訊端口；同一PC可安裝多達8塊同型號卡；Rs-232端口最高速率可達921.6Kbps；PCM-16xx系列工業多串口卡提供2~8個Rs-232/422/485通訊端口，每個端口的通訊速率可以高達921.64Kbps。多串口卡采用工業級設計，每一個通訊端口都集成防浪涌30KV ESD保護，可選的高速電氣隔離保護。同一PC最多可安裝8塊同一型號的PCM-16xx工業多串口卡。
上傳時間： 2013-11-08
上傳用戶：zl5712176
RsM232隔離Rs-232收發器具備電源隔離、電氣隔離、Rs-232收發器，有提高系統穩定性，簡化設計等諸多優點。完全符合EIA/TIA-232E和ITU-T V.28規格，采用5V電源供電，具有2500VDC的隔離電壓，波特率可高達115200bps
上傳時間： 2014-02-22
上傳用戶：ouyangtongze
The TRs232E is a dual driver/receiver that includes a capacitive voltage generator to supply TIA/Rs-232-Fvoltage levels from a single 5-V supply. Each receiver converts TIA/Rs-232-F inputs to 5-V TTL/CMOS levels.This receiver has a typical threshold of 1.3 V, a typical hysteresis of 0.5 V, and can accept ±30-V inputs. Eachdriver converts TTL/CMOS input levels into TIA/Rs-232-F levels. The driver, receiver, and voltage-generatorfunctions are available as cells in the Texas Instruments LinASIC™ library.
上傳時間： 2013-10-07
上傳用戶：waitingfy
關鍵詞 Rs-485、LM3S2016、CAN總線摘要 CAN總線現場總線應用方案 Rs-485升級到CAN
上傳時間： 2013-10-21
上傳用戶：llandlu
Rs-485的傳輸線如何合理屏蔽為了減少電磁耦合，防止大的共模干擾損壞器件，傳輸線最好加屏蔽。屏蔽接法如下，其中電容為幾μF。
上傳時間： 2013-10-15
上傳用戶：momofiona
TMS320F28335 SCI基于Rs－422標準的應用
上傳時間： 2013-10-26
上傳用戶：digacha
介紹了符合CCSDS標準的Rs（255，223）碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法，主要包括了修正后的無逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級流水線結構實現，減小了譯碼器的時延，提高了譯碼的速率，使用了VHDL語言完成譯碼器的設計與實現。測試表明，該譯碼器性能優良，適用于高速通信。
上傳時間： 2013-10-17
上傳用戶：cc1915
