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通信與信息技術(shù)行業(yè)飛速發(fā)展，已成為我國(guó)支柱產(chǎn)業(yè)之一。隨著該行業(yè)的迅速發(fā)展，社會(huì)對(duì)具備實(shí)際動(dòng)手能力人才的需求也不斷增加，高校通信教學(xué)改革勢(shì)在必行。在最初的通信原理實(shí)驗(yàn)設(shè)備中每個(gè)實(shí)驗(yàn)獨(dú)立占用一塊硬件資源，隨著EDA技術(shù)的發(fā)展，實(shí)驗(yàn)設(shè)備廠商將CPLD/FPGA技術(shù)作為獨(dú)立的一項(xiàng)實(shí)驗(yàn)內(nèi)容，加入到通信原理實(shí)驗(yàn)設(shè)備中。FPGA技術(shù)具備集成度高、速度快和現(xiàn)場(chǎng)可編程的優(yōu)勢(shì)，適合高集成度和高速的時(shí)序運(yùn)算。本文總結(jié)現(xiàn)有通信原理實(shí)驗(yàn)設(shè)備的優(yōu)缺點(diǎn)，采用FPGA技術(shù)設(shè)計(jì)出集驗(yàn)證性和設(shè)計(jì)性于一體，具備較高的綜合性和系統(tǒng)性的通信原理實(shí)驗(yàn)系統(tǒng)。 本系統(tǒng)提供了一個(gè)開(kāi)放性的硬件、軟件平臺(tái)，從培養(yǎng)學(xué)生實(shí)際動(dòng)手能力出發(fā)，利用FPGA在通用的硬件上實(shí)現(xiàn)所有實(shí)驗(yàn)內(nèi)容。學(xué)生在本系統(tǒng)上除了能完成已固化的實(shí)驗(yàn)內(nèi)容，還可以實(shí)現(xiàn)電子設(shè)計(jì)開(kāi)發(fā)和驗(yàn)證。這對(duì)培養(yǎng)學(xué)生的實(shí)踐能力大有裨益。 本文結(jié)合數(shù)字通信系統(tǒng)基本模型，把基于FPGA的通信原理實(shí)驗(yàn)系統(tǒng)劃分為信號(hào)源模塊、發(fā)送端模塊、信道仿真模塊、接收端模塊和同步模塊幾部分。其中，模擬信號(hào)源采用DDS技術(shù)，能夠生成非常高的頻率精度，可作為任意波形發(fā)生器。發(fā)送端和接收端模塊結(jié)合到一起組成多體制調(diào)制解調(diào)器，形成多頻段、多波形的軟件無(wú)線電系統(tǒng)。載波同步采用全數(shù)字COSTAS環(huán)提取技術(shù)，具備良好的載波跟蹤特性，利用對(duì)載波相位不敏感 的Gardner算法跟蹤位同步信號(hào)。 本文首先介紹了通信原理實(shí)驗(yàn)系統(tǒng)的研究現(xiàn)狀和意義；然后根據(jù)通信系統(tǒng)模型從《通信原理》各個(gè)章節(jié)中提煉出各模塊的實(shí)驗(yàn)內(nèi)容，分別列出各實(shí)驗(yàn)的數(shù)字化實(shí)現(xiàn)模型；繼而根據(jù)各模塊資源需求選取合適FPGA芯片，并給出硬件設(shè)計(jì)方案；最后，給出各模塊在FPGA上具體實(shí)現(xiàn)過(guò)程、系統(tǒng)測(cè)試結(jié)果及分析。測(cè)試和實(shí)際運(yùn)行結(jié)果表明設(shè)計(jì)方法正確，且功能和技術(shù)指標(biāo)滿足設(shè)計(jì)要求。 關(guān)鍵詞：通信原理，實(shí)驗(yàn)系統(tǒng)，F(xiàn)PGA，DDS，多體制調(diào)制解調(diào)，全數(shù)字COSTAS環(huán)，位同步
標(biāo)簽： FPGA 通信原理 實(shí)驗(yàn)系統(tǒng)
上傳時(shí)間： 2013-07-07
上傳用戶：evil
隨著微電子技術(shù)的高速發(fā)展，實(shí)時(shí)圖像處理在多媒體、圖像通信等領(lǐng)域有著越來(lái)越廣泛的應(yīng)用。FPGA就是硬件處理實(shí)時(shí)圖像數(shù)據(jù)的理想選擇，基于FPGA的圖像處理專用系統(tǒng)的研究將成為信息產(chǎn)業(yè)的新熱點(diǎn)。 @@ 本文詳細(xì)介紹了一種基于FPGA開(kāi)發(fā)板的實(shí)時(shí)圖像采集與顯示系統(tǒng)，該系統(tǒng)由前端視頻采集單元、圖像存儲(chǔ)單元、圖像顯示單元三部分組成。它的主要功能有：對(duì)攝像頭送來(lái)的視頻數(shù)據(jù)進(jìn)行采集，并采用PHILIPS公司的專用視頻解碼芯片SAA7113將模擬視頻轉(zhuǎn)化成數(shù)字視頻；將采集進(jìn)來(lái)的數(shù)據(jù)存儲(chǔ)到FPGA開(kāi)發(fā)板內(nèi)嵌的SDRAM中；采用PHILIPS公司的專用視頻編碼芯片SAA7121將數(shù)字視頻信號(hào)轉(zhuǎn)換為模擬信號(hào)送顯示器輸出。 @@ 系統(tǒng)在Quartus II 5.0、Model Sim6.0軟件平臺(tái)下開(kāi)發(fā)并在硬件上得到實(shí)現(xiàn)，達(dá)到預(yù)期效果。FPGA實(shí)現(xiàn)圖像采集顯示是一種有效，簡(jiǎn)便、經(jīng)濟(jì)的方法，因此該課題具有廣闊的應(yīng)用前景和市場(chǎng)價(jià)值。 @@關(guān)鍵詞：FPGA，I2C總線，視頻采集，SDRAM，視頻顯示
標(biāo)簽： FPGA 視頻采集 顯示系統(tǒng)
上傳時(shí)間： 2013-06-06
上傳用戶：rhl123
隨著電子技術(shù)的快速發(fā)展，各種電子設(shè)備對(duì)時(shí)間精度的要求日益提升。在衛(wèi)星發(fā)射、導(dǎo)航、導(dǎo)彈控制、潛艇定位、各種觀測(cè)、通信等方面，時(shí)鐘同步技術(shù)都發(fā)揮著極其重要的作用，得到了廣泛的推廣。對(duì)于分布式采集系統(tǒng)來(lái)說(shuō)，中心主站需要對(duì)來(lái)自于不同采集設(shè)備的采集數(shù)據(jù)進(jìn)行匯總和分析，得到各個(gè)采集點(diǎn)對(duì)同一事件的采集時(shí)間差異，通過(guò)對(duì)該時(shí)間差異的分析，最終做出對(duì)事件的準(zhǔn)確判斷。如果分布式采集系統(tǒng)中的各個(gè)采集設(shè)備不具有統(tǒng)一的時(shí)鐘基準(zhǔn)，那么得到的各個(gè)采集時(shí)間差異就不能反映出實(shí)際情況，中心主站也無(wú)法準(zhǔn)確地對(duì)事件進(jìn)行分析和判斷，甚至得出錯(cuò)誤的結(jié)論。因此，時(shí)鐘同步是分布式采集系統(tǒng)正常運(yùn)作的必要前提。 目前國(guó)內(nèi)外時(shí)鐘同步領(lǐng)域常用的技術(shù)有GPS授時(shí)技術(shù)，鎖相環(huán)技術(shù)和IRIG-B 碼等。GPS授時(shí)技術(shù)雖然精度高，抗干擾性強(qiáng)，但是由于需要專用的GPS接收機(jī)，若單純使用GPS 授時(shí)技術(shù)做時(shí)鐘同步，就需要在每個(gè)采集點(diǎn)安裝接收機(jī)，成本較高。鎖相環(huán)是一種讓輸出信號(hào)在頻率和相位上與輸入?yún)⒖夹盘?hào)同步的技術(shù)，輸出信號(hào)的時(shí)鐘準(zhǔn)確度和穩(wěn)定性直接依賴于輸入?yún)⒖夹盘?hào)。IRIG-B 碼是一種信息量大，適合傳輸?shù)臅r(shí)間碼，但是由于其時(shí)間精度低，不適合應(yīng)用于高精度時(shí)鐘同步的系統(tǒng)。基于上述分析，本文結(jié)合這三種常用技術(shù)，提出了一種基于FPGA的分布式采集系統(tǒng)時(shí)鐘同步控制技術(shù)。該技術(shù)既保留了GPS 授時(shí)的高精確度和高穩(wěn)定性，又具備IRIG-B時(shí)間碼易傳輸和低成本的特性，為分布式采集系統(tǒng)中的時(shí)鐘同步提供了一種新的解決方案。 本文中的設(shè)計(jì)采用了Ublox公司的精確授時(shí)GPS芯片LEA-5T，通過(guò)對(duì)GPS芯片串行時(shí)間信息解碼，獲得準(zhǔn)確的UTC時(shí)間，并實(shí)現(xiàn)了分布式采集系統(tǒng)中各個(gè)采集設(shè)備的精確時(shí)間打碼。為了能夠使整個(gè)分布式采集系統(tǒng)具有統(tǒng)一的高精度數(shù)據(jù)采集時(shí)鐘，本論文采用了數(shù)模混合的鎖相環(huán)技術(shù)，將GPS 接收芯片輸出的高精度秒信號(hào)作為參考基準(zhǔn)，生成了與秒信號(hào)高精度同步的100MHZ 高頻時(shí)鐘。本文在FPGA 中完成了IRIG-B 碼的編碼部分，將B 碼的準(zhǔn)時(shí)標(biāo)志與GPS 秒信號(hào)同步，提高了IRIG-B 碼的時(shí)間精度。在分布式采集系統(tǒng)中，IRIG-B時(shí)間碼能直接通過(guò)串口或光纖將各個(gè)采集點(diǎn)時(shí)間與UTC時(shí)間統(tǒng)一，節(jié)約了各點(diǎn)布設(shè)GPS 接收機(jī)的高昂成本。最后，通過(guò)PC104總線對(duì)時(shí)鐘同步控制卡進(jìn)行了數(shù)據(jù)讀取和測(cè)試，通過(guò)實(shí)驗(yàn)結(jié)果的分析，提出了改進(jìn)方案。實(shí)驗(yàn)表明，改進(jìn)后的時(shí)鐘同步控制方案具有很高的時(shí)鐘同步精度，對(duì)時(shí)鐘同步技術(shù)有著重大的推進(jìn)意義！
標(biāo)簽： FPGA 分布式 采集
上傳時(shí)間： 2013-08-05
上傳用戶：lz4v4
現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中。現(xiàn)在，F(xiàn)PGA已廣泛地運(yùn)用于通信領(lǐng)域、消費(fèi)類電子和車(chē)用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個(gè)大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號(hào)引入FPGA內(nèi)部進(jìn)行邏輯功能的實(shí)現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進(jìn)行配置來(lái)支持多種不同的接口標(biāo)準(zhǔn)。FPGA允許使用者通過(guò)不同編程來(lái)配置實(shí)現(xiàn)各種邏輯功能，在IO端口中它可以通過(guò)選擇配置方式來(lái)兼容不同信號(hào)標(biāo)準(zhǔn)的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標(biāo)準(zhǔn)的選擇、輸出驅(qū)動(dòng)能力的編程控制、擺率選擇、輸入延遲和維持時(shí)間控制等。 本文是關(guān)于FPGA中多標(biāo)準(zhǔn)兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計(jì)和實(shí)現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項(xiàng)目中的一子項(xiàng)，目的為在更新的工藝水平上設(shè)計(jì)出能夠兼容單端標(biāo)準(zhǔn)的I/O電路模塊；同時(shí)針對(duì)以前設(shè)計(jì)的I/O模塊不支持雙端標(biāo)準(zhǔn)的缺點(diǎn)，要求新的電路模塊中擴(kuò)展出雙端標(biāo)準(zhǔn)的部分。文中以低壓雙端差分標(biāo)準(zhǔn)(LVDS)為代表構(gòu)建雙端標(biāo)準(zhǔn)收發(fā)轉(zhuǎn)換電路，與單端標(biāo)準(zhǔn)比較，LVDS具有很多優(yōu)點(diǎn)： (1)LVDS傳輸?shù)男盘?hào)擺幅小，從而功耗低，一般差分線上電流不超過(guò)4mA，負(fù)載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號(hào)擺幅小，從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號(hào)電壓可以從0V到2.4V變化，單端信號(hào)擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說(shuō)LVDS允許收發(fā)兩端地電勢(shì)有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開(kāi)發(fā)軟件ISE，設(shè)計(jì)完成了可以用于Virtex系列各低端型號(hào)FPGA的IOB結(jié)構(gòu)，它有靈活的可配置性和出色的適應(yīng)能力，能支持大量的I/O標(biāo)準(zhǔn)，其中包括單端標(biāo)準(zhǔn)，也包括雙端標(biāo)準(zhǔn)如LVDS等。它具有適應(yīng)性的優(yōu)點(diǎn)、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征，這些特點(diǎn)可以改進(jìn)和簡(jiǎn)化系統(tǒng)級(jí)的設(shè)計(jì)，為最終的產(chǎn)品設(shè)計(jì)和生產(chǎn)打下基礎(chǔ)。設(shè)計(jì)中對(duì)包括20種IO標(biāo)準(zhǔn)在內(nèi)的各電器參數(shù)按照用戶手冊(cè)描述進(jìn)行仿真驗(yàn)證，性能參數(shù)已達(dá)到預(yù)期標(biāo)準(zhǔn)。
標(biāo)簽： FPGA 標(biāo)準(zhǔn) 可編程
上傳時(shí)間： 2013-05-15
上傳用戶：shawvi
隨著科學(xué)技術(shù)的飛速發(fā)展，電子測(cè)量技術(shù)被廣泛應(yīng)用在電子、機(jī)械、醫(yī)療、測(cè)控及航天等各個(gè)領(lǐng)域，而電子測(cè)量技術(shù)要用到各種形式的高質(zhì)量信號(hào)源，因此任意波形發(fā)生器的研制就具有非常重要的現(xiàn)實(shí)意義。 本文便是基于DDS(DirectDigitalSynthesis)技術(shù)進(jìn)行任意波形發(fā)生器研制的。要求可以產(chǎn)生正弦波、方波、三角波與鋸齒波等常規(guī)波形，而且能夠產(chǎn)生任意波形，從而滿足研究的需要。具體工作如下： (一)介紹國(guó)內(nèi)外關(guān)于任意波形發(fā)生器研究的發(fā)展情況，闡述頻率合成技術(shù)的各種方式與技術(shù)對(duì)比情況，并選定直接數(shù)字頻率合成技術(shù)進(jìn)行研制。 (二)介紹系統(tǒng)的硬件設(shè)計(jì)構(gòu)成與功能實(shí)現(xiàn)，并對(duì)系統(tǒng)部件進(jìn)行逐一細(xì)述。選用單片機(jī)作為控制模塊，使用FPGA實(shí)現(xiàn)DDS功能作為技術(shù)核心，并對(duì)外圍電路的設(shè)計(jì)與接口技術(shù)進(jìn)行分析。 (三)講述DDS的工作原理、工作特點(diǎn)與技術(shù)指標(biāo)，并基于FPGA芯片EP1C3T144C8進(jìn)行設(shè)計(jì)，通過(guò)使用相位累加器與波形ROM等模塊，實(shí)現(xiàn)DDS功能。同時(shí)輔以使能模塊與行列式鍵盤(pán)，實(shí)現(xiàn)各種波形的靈活輸出。 (四)給出系統(tǒng)產(chǎn)生的測(cè)試數(shù)據(jù)，并對(duì)影響頻譜純度的雜散與噪聲產(chǎn)生的原因進(jìn)行分析。
標(biāo)簽： FPGA 任意波形發(fā)生器
上傳時(shí)間： 2013-04-24
上傳用戶：diets
自20世紀(jì)90年代以來(lái)，隨著計(jì)算機(jī)技術(shù)、超大規(guī)模集成電路技術(shù)和通信及網(wǎng)絡(luò)技術(shù)的發(fā)展，微機(jī)保護(hù)和測(cè)控裝置的性能得到大幅提升，以此為基礎(chǔ)的變電站自動(dòng)化系統(tǒng)在我國(guó)的電力系統(tǒng)中得到長(zhǎng)足的發(fā)展和廣泛的應(yīng)用。 @@ 為增加產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力，電力系統(tǒng)二次設(shè)備生產(chǎn)廠商緊跟市場(chǎng)需求，將各種具有高性價(jià)比的新型處理器芯片和外圍芯片大量應(yīng)用到變電站自動(dòng)化系統(tǒng)的保護(hù)、測(cè)控裝置上，如32位CPU、數(shù)字信號(hào)處理芯片DSP、高速高精度A/D轉(zhuǎn)換芯片、大容量Flash存儲(chǔ)芯片、可編程邏輯器件CPLD、FPGA等。這些功能強(qiáng)大的器件的應(yīng)用使保護(hù)測(cè)控裝置在外形上趨于小型化集成化，而在功能上則較以前有顯著提升。同時(shí)，各種成熟的商用嵌入式實(shí)時(shí)操作系統(tǒng)的采用使處理器的性能得到充分發(fā)揮，裝置通信、數(shù)據(jù)存儲(chǔ)及處理能力更強(qiáng)，性能大幅提高，程序移植升級(jí)更加方便快捷。 @@ 本論文以現(xiàn)階段國(guó)內(nèi)外變電站自動(dòng)化系統(tǒng)測(cè)控技術(shù)為參考，根據(jù)變電站自動(dòng)化系統(tǒng)的發(fā)展趨勢(shì)和要求，研究一種基于ARM和FPGA技術(shù)并采用嵌入式實(shí)時(shí)操作系統(tǒng)的高性能測(cè)控裝置，并給出硬軟件設(shè)計(jì)。 @@ 裝置硬件采用模塊化設(shè)計(jì)，按照測(cè)控裝置基本功能設(shè)計(jì)插件板。分為主CPU插件、交流采樣插件、遙信采集插件、遙控出口插件、直流采樣及輸出插件。除主CPU插件，其他插件的數(shù)量可以根據(jù)需要任意增減，滿足不同用戶的需求。 @@ 裝置主CPU采用目前先進(jìn)的基于ARM技術(shù)的微處理器AT91RM9200，通過(guò)數(shù)據(jù)、地址總線和其他插件板連接，構(gòu)成裝置的整個(gè)系統(tǒng)。交流采樣插件采用FPGA技術(shù)，利用ALTERA公司的FPGA芯片EP1K10實(shí)現(xiàn)交流采樣的控制，降低了CPU的負(fù)擔(dān)。 @@ 軟件采用Vxworks嵌入式實(shí)時(shí)操作系統(tǒng)，增加了系統(tǒng)的性能。以任務(wù)來(lái)管理不同的軟件功能模塊，利于裝置軟件的并行開(kāi)發(fā)和維護(hù)。 @@關(guān)鍵詞：測(cè)控裝置；嵌入式實(shí)時(shí)操作系統(tǒng)；ARM；現(xiàn)場(chǎng)可編程門(mén)陣列
標(biāo)簽： 9200 FPGA AT
上傳用戶：JESS
信息安全在當(dāng)今的社會(huì)生產(chǎn)生活中已經(jīng)被廣為關(guān)注，對(duì)敏感信息進(jìn)行加密是提高信息安全性的一種常見(jiàn)的和有效的手段。 常見(jiàn)的加密方法有軟件加密和硬件加密。軟件加密的方法因?yàn)榧用芩俣鹊汀踩圆钜约鞍惭b不便，在一些高端或主流的加密處理中都采用硬件加密手段對(duì)數(shù)據(jù)進(jìn)行處理。硬件加密設(shè)備如加密狗和加密卡已經(jīng)廣泛地應(yīng)用于信息加密領(lǐng)域當(dāng)中。 但是加密卡和加密狗因?yàn)椴捎玫氖嵌嘈酒Y(jié)構(gòu)，即采用獨(dú)立的USB通信芯片和獨(dú)立的加密芯片來(lái)分別實(shí)現(xiàn)數(shù)據(jù)的USB傳輸和加密功能，如果在USB芯片和加密芯片之間進(jìn)行數(shù)據(jù)竊聽(tīng)的話，很輕易地就可以獲得未加密的明文數(shù)據(jù)。作者提出了一種新的基于單芯片實(shí)現(xiàn)的USB加密接口芯片的構(gòu)想，采用一塊芯片實(shí)現(xiàn)數(shù)據(jù)的USB2.0通信和AES加密功能，命名為USB2.0加密接口芯片。 USB2.0加密接口芯片采用了USB2.0接口標(biāo)準(zhǔn)和AES加密算法。該加密芯片可以實(shí)現(xiàn)與主機(jī)的快速通信，具有快速的密碼處理能力，對(duì)外提供USB接口，支持基于USB密碼載體的自身安全初始化方式。 根據(jù)設(shè)計(jì)思想，課題研究并設(shè)計(jì)了USB2.0加密接口芯片的總體硬件架構(gòu)，設(shè)計(jì)了USB模塊和AES加密模塊。為了解決USB通信模塊與AES加密模塊之間存在的數(shù)據(jù)處理單元匹配以及速度匹配問(wèn)題，本文設(shè)計(jì)了AESUSB緩沖器，優(yōu)化了AES有限域加密算法。最后，利用VerilogHDL語(yǔ)言在FPGA芯片上實(shí)現(xiàn)了USB2.0加密接口芯片的功能，并在此基礎(chǔ)之上對(duì)加密芯片的通信和加密性能進(jìn)行了測(cè)試和驗(yàn)證。
標(biāo)簽： FPGA USB 20
上傳時(shí)間： 2013-05-24
上傳用戶：黃華強(qiáng)
隨著圖像處理技術(shù)和投影技術(shù)的不斷發(fā)展，人們對(duì)高沉浸感的虛擬現(xiàn)實(shí)場(chǎng)景提出了更高的要求，這種虛擬顯示的場(chǎng)景往往由多通道的投影儀器同時(shí)在屏幕上投影出多幅高清晰的圖像，再把這些單獨(dú)的圖像拼接在一起組成一幅大場(chǎng)景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設(shè)計(jì)為柱面屏幕，甚至是球面屏幕。當(dāng)圖像投影在柱面屏幕的時(shí)候就會(huì)發(fā)生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過(guò)程中的幾何校正和邊緣融合技術(shù)。 一個(gè)大場(chǎng)景可視化系統(tǒng)由投影機(jī)、投影屏幕、圖像融合機(jī)等主要模塊組成。在虛擬現(xiàn)實(shí)應(yīng)用系統(tǒng)中，要實(shí)現(xiàn)高臨感的多屏幕無(wú)縫拼接以及曲面組合顯示，顯示系統(tǒng)還需要運(yùn)用幾何數(shù)字變形及邊緣融合等圖像處理技術(shù)，實(shí)現(xiàn)諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關(guān)鍵設(shè)備在于圖像融合機(jī)，它實(shí)時(shí)采集圖形服務(wù)器，或者PC的圖像信號(hào)，通過(guò)圖像處理模塊對(duì)圖像信息進(jìn)行幾何校正和邊緣融合，在處理完成后再送到顯示設(shè)備。 本課題提出了一種基于FPGA技術(shù)的圖像處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)圖像數(shù)據(jù)的AiD采集、圖像數(shù)據(jù)在SRAM以及SDRAM中的存取、圖像在FPGA內(nèi)部的DSP運(yùn)算以及圖像數(shù)據(jù)的D/A輸出。系統(tǒng)設(shè)計(jì)的核心部分在于系統(tǒng)的控制以及數(shù)字信號(hào)的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語(yǔ)言在FPGA內(nèi)部設(shè)計(jì)了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統(tǒng)中設(shè)計(jì)了一個(gè)ARM處理器模塊，用于上電時(shí)對(duì)系統(tǒng)在圖像變化處理時(shí)所需參數(shù)進(jìn)行傳遞，并能實(shí)時(shí)從上位機(jī)更新參數(shù)。該設(shè)計(jì)在提高了系統(tǒng)性能的同時(shí)也便于系統(tǒng)擴(kuò)展。 本文首先介紹了圖像處理過(guò)程中的幾何變化和圖像融合的算法，接著提出了系統(tǒng)的設(shè)計(jì)方案及模塊劃分，然后圍繞FPGA的設(shè)計(jì)介紹了SDRAM控制器的設(shè)計(jì)方法，最后介紹了ARM處理器的接口及外圍電路的設(shè)計(jì)。
標(biāo)簽： FPGA 圖像融合 可視化
上傳用戶：ynsnjs
衛(wèi)星導(dǎo)航定位系統(tǒng)可以為公路、鐵路、空中和海上的交通運(yùn)輸工具提供導(dǎo)航定位服務(wù)。它能夠軍民兩用，戰(zhàn)略作用與商業(yè)利益并舉。只要持有便攜式接收機(jī)，則無(wú)論身處陸地、海上還是空中，都能收到衛(wèi)星發(fā)出的特定信號(hào)。接收機(jī)選取至少四顆衛(wèi)星發(fā)出的信號(hào)進(jìn)行分析，就能確定接收機(jī)持有者的位置。 GPS導(dǎo)航定位接收機(jī)的理論基礎(chǔ)即是擴(kuò)頻通信理論，擴(kuò)頻通信技術(shù)與常規(guī)的通信技術(shù)相比，具有低截獲率，強(qiáng)抗噪聲，抗干擾性，具有信息隱蔽和多址通信等特點(diǎn)，目前己從軍事領(lǐng)域向民用領(lǐng)域迅速發(fā)展，成為進(jìn)入信息時(shí)代的高新技術(shù)通信傳輸方式之一。擴(kuò)頻通信技術(shù)中，最常見(jiàn)的是直接序列擴(kuò)頻通信(DSSS)系統(tǒng)，本文所研究的就是這一類系統(tǒng)。 目前在衛(wèi)星信號(hào)的捕獲上一般使用兩種方法：順序捕獲方法(時(shí)域法，基于大規(guī)模并行相關(guān)器)和并行捕獲方法(頻域法，基于FFT)。本文在第二章分別分析了現(xiàn)有順序捕獲和并行捕獲技術(shù)的原理，并給出了它們的優(yōu)缺點(diǎn)。 本文第三章對(duì)長(zhǎng)碼的直接捕獲進(jìn)行了深入的研究，基于對(duì)國(guó)內(nèi)外相關(guān)文獻(xiàn)中長(zhǎng)碼直捕方法的分析與對(duì)比，并且結(jié)合在實(shí)際過(guò)程中硬件資源需求的考慮，應(yīng)用了基于分段補(bǔ)零循環(huán)相關(guān)和FFT搜索頻偏的直捕方法。此方法大大減少了計(jì)算量，加快了信號(hào)捕獲的速度。本方法利用FFT實(shí)現(xiàn)接收信號(hào)與本地長(zhǎng)碼的并行相關(guān)，同時(shí)完成頻偏的搜索，將傳統(tǒng)的二維搜索轉(zhuǎn)換為并行的一維搜索，從而能快速實(shí)現(xiàn)長(zhǎng)碼捕獲。 GPS信號(hào)十分微弱，靈敏度低，在戰(zhàn)場(chǎng)環(huán)境下，GPS接收機(jī)會(huì)面臨各種人為的干擾。如何從復(fù)雜的干擾信號(hào)中實(shí)現(xiàn)對(duì)GPS信號(hào)的捕獲，即抗干擾技術(shù)的研究，是GPS也是本文研究一個(gè)的方面。第四章即研究了GPS接收機(jī)干擾抑制算法，在強(qiáng)干擾環(huán)境下，需要借助信號(hào)處理技術(shù)在不增加信號(hào)帶寬的條件下提高系統(tǒng)的抗干擾能力，以保證后續(xù)捕獲跟蹤模塊有充足的處理增益。 本文在第五章給出了GPS接收機(jī)長(zhǎng)碼捕獲以及干擾抑制的FPGA實(shí)現(xiàn)方案，并對(duì)各主要子模塊進(jìn)行了詳細(xì)地分析。基本型接收機(jī)中長(zhǎng)碼捕獲采用頻域方法，選用Altera StratixⅡ EP2S180芯片實(shí)現(xiàn)；抗干擾型接收機(jī)中選用Xilinx xc4vlx100芯片。實(shí)現(xiàn)了各模塊的單獨(dú)測(cè)試和整個(gè)系統(tǒng)的聯(lián)調(diào)，通過(guò)聯(lián)調(diào)驗(yàn)證，本文提出的長(zhǎng)碼直接捕獲方法正確、可行。 本文提出的長(zhǎng)碼直捕方法可以在不需要C/A碼輔助捕獲下完成對(duì)長(zhǎng)碼的直接捕獲，可以應(yīng)用于GPS接收機(jī)，監(jiān)測(cè)站接收機(jī)的同步等，對(duì)我國(guó)自主研發(fā)導(dǎo)航定位接收機(jī)也有重大的現(xiàn)實(shí)及經(jīng)濟(jì)意義。
標(biāo)簽： FPGA 衛(wèi)星導(dǎo)航 接收機(jī)
上傳時(shí)間： 2013-06-18
上傳用戶：wang5829
基于微處理器的數(shù)字PID控制器改變了傳統(tǒng)模擬PID控制器參數(shù)整定不靈活的問(wèn)題。但是常規(guī)微處理器容易在環(huán)境惡劣的情況下出現(xiàn)程序跑飛的問(wèn)題，如果實(shí)現(xiàn)PID軟算法的微處理器因?yàn)閺?qiáng)干擾或其他原因而出現(xiàn)故障，會(huì)引起輸出值的大幅度變化或停止響應(yīng)。而FPGA的應(yīng)用可以從本質(zhì)上解決這個(gè)問(wèn)題。因此，利用FPGA開(kāi)發(fā)技術(shù)，實(shí)現(xiàn)智能控制器算法的芯片化，使之能夠廣泛的用于各種場(chǎng)合，具有很大的應(yīng)用意義。 首先分析FPGA的內(nèi)部結(jié)構(gòu)特點(diǎn)，總結(jié)FPGA設(shè)計(jì)技術(shù)及開(kāi)發(fā)流程，指出實(shí)現(xiàn)結(jié)構(gòu)優(yōu)化設(shè)計(jì)，降低設(shè)計(jì)難度，是擴(kuò)展設(shè)計(jì)功能、提高芯片性能和產(chǎn)品性價(jià)比的關(guān)鍵。控制系統(tǒng)由四個(gè)模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機(jī)接口。其中控制器部分為系統(tǒng)的關(guān)鍵部件。在分析FPGA設(shè)計(jì)結(jié)構(gòu)類型和特點(diǎn)的基礎(chǔ)上，提出一種基于FPGA改進(jìn)型并行結(jié)構(gòu)的PID溫度控制器設(shè)計(jì)方法。在PID算法與FPGA的運(yùn)算器邏輯映像過(guò)程中，采用將補(bǔ)碼的加法器代替減法器設(shè)計(jì)，增加整數(shù)運(yùn)算結(jié)果的位擴(kuò)展處理，進(jìn)行不同數(shù)據(jù)類型的整數(shù)歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運(yùn)算部件。應(yīng)用Ouartus Ⅱ圖形輸入與Verilog HDL語(yǔ)言相結(jié)合設(shè)計(jì)實(shí)現(xiàn)了PID控制器，用Modelsim仿真驗(yàn)證了設(shè)計(jì)結(jié)果的正確性，用Synplify Pro進(jìn)行電路綜合，在Quaitus Ⅱ軟件中實(shí)現(xiàn)布局布線，最后生成FPGA的編程文件。根據(jù)控制系統(tǒng)的要求，論文設(shè)計(jì)完成了12位模數(shù)AD轉(zhuǎn)換器、數(shù)據(jù)顯示器、按鍵等相關(guān)外圍接口電路。 將一階、純滯后、大慣性電阻爐溫作為控制對(duì)象，以EP1C3T144 FPGA為核心，構(gòu)建PID控制系統(tǒng)。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實(shí)驗(yàn)結(jié)果表明，達(dá)到無(wú)超調(diào)的穩(wěn)定控制要求，為降低FPGA實(shí)現(xiàn)PID控制器的設(shè)計(jì)難度提供了有效的方法。
標(biāo)簽： FPGA PID 控制器
上傳時(shí)間： 2013-06-13
上傳用戶：15071087253
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