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SDram

同步動態(tài)隨機存取內存（synchronousdynamicrandom-accessmemory，簡稱SDram）是有一個同步接口的動態(tài)隨機存取內存（DRAM）。通常DRAM是有一個異步接口的，這樣它可以隨時響應控制輸入的變化。而SDram有一個同步接口，在響應控制輸入前會等待一個時鐘信號，這樣就能和計算機的系統(tǒng)總線同步。時鐘被用來驅動一個有限狀態(tài)機，對進入的指令進行管線(Pipeline)操作。這使得SDram與沒有同步接口的異步DRAM(asynchronouSDram)相比，可以有一個更復雜的操作模式。

  • 基于FPGA與DDR2-SDram的高速實時數(shù)據(jù)采集系統(tǒng)的設計與實現(xiàn).rar

    數(shù)據(jù)采集處理技術是現(xiàn)代信號處理的基礎，廣泛應用于雷達、聲納、軟件無線電、瞬態(tài)信號測試等領域。隨著信息科學的飛速發(fā)展，人們面臨的信號處理任務越來越繁重，對數(shù)據(jù)采集處理系統(tǒng)的要求也越來越高。近年來FPGA由于其設計靈活性、更強的適應性及可重構性，結合SDram的高速、大容量、價格優(yōu)勢，在設計高速實時數(shù)據(jù)采集系統(tǒng)時受到了廣泛的關注。 本課題重點研究了基于FPGA與DDR2-SDram的高速實時數(shù)據(jù)采集系統(tǒng)的設計與實現(xiàn)技術，為需要大容量存儲器的系統(tǒng)設計提供了新的思路。在深入研究了DDR2-SDram器件的基本構造與工作原理的基礎上，結合成熟的商業(yè)化IP核，提出了基于FPGA與DDR2-SDram的高速實時數(shù)據(jù)采集系統(tǒng)的設計方案，并從總體設計構想到各邏輯細節(jié)實現(xiàn)都進行了詳細描述。根據(jù)DDR2-SDram的特點，選擇合適的內存調度方案，采用Verilog HDL語言設計實現(xiàn)了該高速實時數(shù)據(jù)采集系統(tǒng)，并對系統(tǒng)功能進行驗證與分析，結果表明本設計完全能夠滿足系統(tǒng)的性能指標。

    標簽： SDram FPGA DDR

    上傳時間： 2013-06-24

    上傳用戶：wangrong

  • 基于FPGA的SDram控制器設計及應用.rar

    在國家重大科學工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲器作為數(shù)據(jù)緩沖存儲。同步動態(tài)隨機存儲器SDram憑借其集成度高、功耗低、可靠性高、處理能力強等優(yōu)勢成為最佳選擇。但是SDram卻具有復雜的時序，為了降低成本，所以采用目前很為流行的EDA技術，選擇可編程邏輯器件中廣泛使用的現(xiàn)場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進的自頂向下的設計思想實現(xiàn)對SDram控制器的設計。 論文引言部分簡單介紹了CSR控制系統(tǒng)，指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標，其次較為詳細介紹了動態(tài)存儲器DRAM的基本時序，最后對同步動態(tài)隨機存儲器SDram進行詳盡論述，包括性能、特點、結構以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDram控制器硬件與軟件設計，重點介紹了具體芯片與FPGA設計技術。第五章為該SDram控制器在CsR控制系統(tǒng)中的一個經典應用，即同步事例處理器。最后對FPGA技術進行總結與展望。 本論文完整論述了控制器的設計原理和具體實現(xiàn)。從測試的結果來看，本控制器無論從結構上，還是軟硬件上設計均滿足了工程實際要求。

    標簽： SDram FPGA 制器設計

    上傳時間： 2013-07-19

    上傳用戶：dct灬fdc

  • SDram.rar

    SDram控制器，Verilog源碼。適用SDram芯片：三星KM416S1120D，NEC uPD4516161AG5，OKI MSM56V1616，有詳細的說明，可直接使用！

    標簽： SDram

    上傳時間： 2013-07-11

    上傳用戶：nunnzhy

  • SDram讀寫

    SDram讀寫測試，連續(xù)向SDram寫滿數(shù)據(jù)（00~FF），然后讀出SDram中的數(shù)據(jù)并通過串口上傳給PC機，波特率9.6KBPS

    標簽： SDram 讀寫

    上傳時間： 2013-06-24

    上傳用戶：tongda

  • SDram讀寫控制的實現(xiàn)與Modelsim仿真

    軟件開發(fā)環(huán)境：ISE 7.1i 硬件開發(fā)環(huán)境：紅色颶風II代－Xilinx版 1. 本實例用于控制開發(fā)板上面的SDram完成讀寫功能； 先向SDram里面寫數(shù)據(jù)，然后再將數(shù)據(jù)讀出來做比較，如果不匹配就通過LED變亮顯示出來，如果一致，LED就不亮。 2. part1目錄是使用Modelsim仿真的工程； 3. part2目錄是在開發(fā)版上面驗證的工程； 2.1. part1_32目錄是4m32SDram的仿真工程； 2.2. part1_16目錄是4m16SDram的仿真工程； \model文件夾里面是仿真模型； \rtl文件夾里面是源文件； \sim文件夾里面是仿真工程； \test_bench文件夾里面是測試文件； \wave文件夾里面是仿真波形。 3.1. 工程在\project文件夾里面; 3.2. 源文件和管腳分配在\rtl文件夾里面; 3.3. 下載文件在\download文件夾里面,.mcs為PROM模式下載文件,.bit為JTAG調試下載文件。

    標簽： Modelsim SDram 讀寫 控制

    上傳時間： 2013-04-24

    上傳用戶：ZJX5201314

  • 基于FPGA的SDram控制器設計及應用

    在國家重大科學工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲器作為數(shù)據(jù)緩沖存儲。同步動態(tài)隨機存儲器SDram憑借其集成度高、功耗低、可靠性高、處理能力強等優(yōu)勢成為最佳選擇。但是SDram卻具有復雜的時序，為了降低成本，所以采用目前很為流行的EDA技術，選擇可編程邏輯器件中廣泛使用的現(xiàn)場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進的自頂向下的設計思想實現(xiàn)對SDram控制器的設計。 論文引言部分簡單介紹了CSR控制系統(tǒng)，指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標，其次較為詳細介紹了動態(tài)存儲器DRAM的基本時序，最后對同步動態(tài)隨機存儲器SDram進行詳盡論述，包括性能、特點、結構以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDram控制器硬件與軟件設計，重點介紹了具體芯片與FPGA設計技術。第五章為該SDram控制器在CsR控制系統(tǒng)中的一個經典應用，即同步事例處理器。最后對FPGA技術進行總結與展望。 本論文完整論述了控制器的設計原理和具體實現(xiàn)。從測試的結果來看，本控制器無論從結構上，還是軟硬件上設計均滿足了工程實際要求。

    標簽： SDram FPGA 制器設計

    上傳時間： 2013-07-11

    上傳用戶：hasan2015

  • SDram 控制器

    基于FPGA對SDram控制器的設計VERILOG語言

    標簽： SDram 控制器

    上傳時間： 2013-06-15

    上傳用戶：lguotao

  • 使用Verilog實現(xiàn)基于FPGA的SDram控制器

    使用Verilog實現(xiàn)基于FPGA的SDram控制器

    標簽： Verilog SDram FPGA 控制器

    上傳時間： 2013-08-08

    上傳用戶：litianchu

  • verilog代碼讀寫SDram 不帶仿真

    verilog 代碼，讀寫SDram 不帶仿真，需要自己編寫測試文件

    標簽： verilog SDram 代碼 讀寫

    上傳時間： 2013-08-13

    上傳用戶：zh_901

  • fpga+SDram+PHY 芯片設計原理圖

    fpga+SDram+PHY 芯片設計原理圖

    標簽： SDram fpga PHY 芯片設計

    上傳時間： 2013-08-14

    上傳用戶：chongcongying

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