基于FPGA設(shè)計(jì)的SdrAM讀寫(xiě)測(cè)試實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，DRAM選用海力士公司的 HY57V2562 型號(hào),容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數(shù)據(jù)寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號(hào)都是時(shí)鐘信號(hào)。FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output SdrAM_clk, //SdrAM clockoutput SdrAM_cke, //SdrAM clock enableoutput SdrAM_cs_n, //SdrAM chip selectoutput SdrAM_we_n, //SdrAM write enableoutput SdrAM_cas_n, //SdrAM column address strobeoutput SdrAM_ras_n, //SdrAM row address strobeoutput[1:0] SdrAM_dqm, //SdrAM data enable output[1:0] SdrAM_ba, //SdrAM bank addressoutput[12:0] SdrAM_addr, //SdrAM addressinout[15:0] SdrAM_dq //SdrAM data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
標(biāo)簽：
fpga
SdrAM
verilog
quartus
上傳時(shí)間：
2021-12-18
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