PCB設(shè)計(jì)問題集錦
問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當(dāng)板子布得很密時(shí)，情況更加嚴(yán)重。當(dāng)我用Verify Design進(jìn)行檢查時(shí)，會(huì)產(chǎn)生錯(cuò)誤，但這種錯(cuò)誤可以忽略。往往這種錯(cuò)誤很多，有幾百個(gè)，將其他更重要的錯(cuò)誤淹沒了，如何使Verify Design會(huì)略掉這種錯(cuò)誤，或者在眾多的錯(cuò)誤中快速找到重要的錯(cuò)誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯(cuò)誤數(shù)目。但一定要檢查是否真正屬于不需要的文字。
問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關(guān)制造方面的一個(gè)檢查，您沒有相關(guān)設(shè)定，所以可以不檢查。
問： 怎樣導(dǎo)出jop文件？答：應(yīng)該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現(xiàn)在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個(gè)asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點(diǎn)擊OK/完成然后在低版本的powerPCB與PADS產(chǎn)品中Import保存的ASC文件，再保存為JOB文件。
問： 怎樣導(dǎo)入reu文件？答：在ECO與Design 工具盒中都可以進(jìn)行，分別打開ECO與Design 工具盒，點(diǎn)擊右邊第2個(gè)圖標(biāo)就可以。 問： 為什么我在pad stacks中再設(shè)一個(gè)via:1(如附件）和默認(rèn)的standardvi(如附件）在布線時(shí)V選擇1，怎么布線時(shí)按add via不能添加進(jìn)去這是怎么回事，因?yàn)橛袝r(shí)要使用兩種不同的過孔。答：PowerPCB中有多個(gè)VIA時(shí)需要在Design Rule下根據(jù)信號分別設(shè)置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時(shí)就比較方便。詳細(xì)設(shè)置方法在PowerPCB軟件通中有介紹。
問：為什么我把On-line DRC設(shè)置為prevent..移動(dòng)元時(shí)就會(huì)彈出(圖2),而你們教程中也是這樣設(shè)置怎么不會(huì)呢?答：首先這不是錯(cuò)誤,出現(xiàn)的原因是在數(shù)據(jù)中沒有BOARD OUTLINE.您可以設(shè)置一個(gè),但是不使用它作為CAM輸出數(shù)據(jù).
問：我用ctrl+c復(fù)制線時(shí)怎設(shè)置原點(diǎn)進(jìn)行復(fù)制，ctrl+v粘帖時(shí)總是以最下面一點(diǎn)和最左邊那一點(diǎn)為原點(diǎn) 答： 復(fù)制布線時(shí)與上面的MOVE MODE設(shè)置沒有任何關(guān)系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹.
問：用(圖4)進(jìn)行修改線時(shí)拉起時(shí)怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請檢查一下您的DESIGN GRID,是否太大了.
問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會(huì)有一條不能和在一起，而你教程里都會(huì)好好的(圖8)答：這可能還是與您的GRID 設(shè)置有關(guān),不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個(gè)軟件都不相同,所以需要多練習(xí)。
問： 尊敬的老師:您好！這個(gè)圖已經(jīng)畫好了，但我只對（如圖1）一種的完全間距進(jìn)行檢查，怎么錯(cuò)誤就那么多，不知怎么改進(jìn)。請老師指點(diǎn)。這個(gè)圖在附件中請老師幫看一下，如果還有什么問題請指出來，本人在改進(jìn)。謝！！！！！答：請注意您的DRC SETUP窗口下的設(shè)置是錯(cuò)誤的,現(xiàn)在選中的SAME NET是對相同NET進(jìn)行檢查,應(yīng)該選擇NET TO ALL.而不是SAME NET有關(guān)各項(xiàng)參數(shù)的含義請仔細(xì)閱讀第5部教程.
問： U101元件已建好，但元件框的拐角處不知是否正確，請幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動(dòng)建元件參數(shù)中有幾個(gè)不明白：如：SOIC--》Silk screen欄下spacing from pin與outdent from first pin對應(yīng)U102和U103元件應(yīng)寫什么數(shù)值，還有這兩個(gè)元件Silk怎么自動(dòng)設(shè)置，以及Silk內(nèi)有個(gè)圓圈怎么才能畫得與該元件參數(shù)一致。
答：Spacing from pin指從PIN到Silk的Y方向的距離,outdent from first pin是第一PIN與Silk端點(diǎn)間的距離.請根據(jù)元件資料自己計(jì)算。
標(biāo)簽：
PCB
設(shè)計(jì)問題
集錦
上傳時(shí)間：
2013-10-07
上傳用戶：comer1123
PCB設(shè)計(jì)問題集錦
問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當(dāng)板子布得很密時(shí)，情況更加嚴(yán)重。當(dāng)我用Verify Design進(jìn)行檢查時(shí)，會(huì)產(chǎn)生錯(cuò)誤，但這種錯(cuò)誤可以忽略。往往這種錯(cuò)誤很多，有幾百個(gè)，將其他更重要的錯(cuò)誤淹沒了，如何使Verify Design會(huì)略掉這種錯(cuò)誤，或者在眾多的錯(cuò)誤中快速找到重要的錯(cuò)誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯(cuò)誤數(shù)目。但一定要檢查是否真正屬于不需要的文字。
問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關(guān)制造方面的一個(gè)檢查，您沒有相關(guān)設(shè)定，所以可以不檢查。
問： 怎樣導(dǎo)出jop文件？答：應(yīng)該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現(xiàn)在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個(gè)asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點(diǎn)擊OK/完成然后在低版本的powerPCB與PADS產(chǎn)品中Import保存的ASC文件，再保存為JOB文件。
問： 怎樣導(dǎo)入reu文件？答：在ECO與Design 工具盒中都可以進(jìn)行，分別打開ECO與Design 工具盒，點(diǎn)擊右邊第2個(gè)圖標(biāo)就可以。 問： 為什么我在pad stacks中再設(shè)一個(gè)via:1(如附件）和默認(rèn)的standardvi(如附件）在布線時(shí)V選擇1，怎么布線時(shí)按add via不能添加進(jìn)去這是怎么回事，因?yàn)橛袝r(shí)要使用兩種不同的過孔。答：PowerPCB中有多個(gè)VIA時(shí)需要在Design Rule下根據(jù)信號分別設(shè)置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時(shí)就比較方便。詳細(xì)設(shè)置方法在PowerPCB軟件通中有介紹。
問：為什么我把On-line DRC設(shè)置為prevent..移動(dòng)元時(shí)就會(huì)彈出(圖2),而你們教程中也是這樣設(shè)置怎么不會(huì)呢?答：首先這不是錯(cuò)誤,出現(xiàn)的原因是在數(shù)據(jù)中沒有BOARD OUTLINE.您可以設(shè)置一個(gè),但是不使用它作為CAM輸出數(shù)據(jù).
問：我用ctrl+c復(fù)制線時(shí)怎設(shè)置原點(diǎn)進(jìn)行復(fù)制，ctrl+v粘帖時(shí)總是以最下面一點(diǎn)和最左邊那一點(diǎn)為原點(diǎn) 答： 復(fù)制布線時(shí)與上面的MOVE MODE設(shè)置沒有任何關(guān)系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹.
問：用(圖4)進(jìn)行修改線時(shí)拉起時(shí)怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請檢查一下您的DESIGN GRID,是否太大了.
問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會(huì)有一條不能和在一起，而你教程里都會(huì)好好的(圖8)答：這可能還是與您的GRID 設(shè)置有關(guān),不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個(gè)軟件都不相同,所以需要多練習(xí)。
問： 尊敬的老師:您好！這個(gè)圖已經(jīng)畫好了，但我只對（如圖1）一種的完全間距進(jìn)行檢查，怎么錯(cuò)誤就那么多，不知怎么改進(jìn)。請老師指點(diǎn)。這個(gè)圖在附件中請老師幫看一下，如果還有什么問題請指出來，本人在改進(jìn)。謝！！！！！答：請注意您的DRC SETUP窗口下的設(shè)置是錯(cuò)誤的,現(xiàn)在選中的SAME NET是對相同NET進(jìn)行檢查,應(yīng)該選擇NET TO ALL.而不是SAME NET有關(guān)各項(xiàng)參數(shù)的含義請仔細(xì)閱讀第5部教程.
問： U101元件已建好，但元件框的拐角處不知是否正確，請幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動(dòng)建元件參數(shù)中有幾個(gè)不明白：如：SOIC--》Silk screen欄下spacing from pin與outdent from first pin對應(yīng)U102和U103元件應(yīng)寫什么數(shù)值，還有這兩個(gè)元件Silk怎么自動(dòng)設(shè)置，以及Silk內(nèi)有個(gè)圓圈怎么才能畫得與該元件參數(shù)一致。
答：Spacing from pin指從PIN到Silk的Y方向的距離,outdent from first pin是第一PIN與Silk端點(diǎn)間的距離.請根據(jù)元件資料自己計(jì)算。
標(biāo)簽：
PCB
設(shè)計(jì)問題
集錦
上傳時(shí)間：
2014-01-03
上傳用戶：Divine
是否要先打開ALLEGRO?
不需要(當(dāng)然你的機(jī)器須有CADENCE系統(tǒng))。生成完封裝后在你的輸出目錄下就會(huì)有幾千個(gè)器件（全部生成的話）,默認(rèn)輸出目錄為c:\MySym\.
Level里面的Minimum, Nominal, Maximum 是什么意思？
對應(yīng)ipc7351A的ABC封裝嗎？
是的
能否將MOST, NOMINAL,
LEAST三種有差別的封裝在命名上也體現(xiàn)出差別？
NOMINAL
的名稱最后沒有后綴，MOST的后綴自動(dòng)添加“Ｍ”，LEAST的后綴自動(dòng)添加“L”，你看看生成的庫名稱就知道了。（直插件以及特別的器件，如BGA等是沒有MOST和LEAST級別的，對這類器件只有NOMINAL）
IC焊盤用長方形好像比用橢圓形的好，能不能生成長方形的？
嗯。。。。基本上應(yīng)該是非直角的焊盤比矩形的焊盤好，我記不得是AMD還是NS還是AD公司專門有篇文檔討論了這個(gè)問題，如果沒有記錯(cuò)的話至少有以下好處：信號質(zhì)量好、更省空間（特別是緊密設(shè)計(jì)中）、更省錫量。我過去有一篇帖子有一個(gè)倒角焊盤的SKILL，用于晶振電路和高速器件（如DDR的濾波電容)，原因是對寬度比較大的矩形用橢圓焊盤也不合適，這種情況下用自定義的矩形倒角焊盤就比較好了－－－你可以從網(wǎng)上另外一個(gè)DDR設(shè)計(jì)的例子中看到。
當(dāng)然，我已經(jīng)在程序中添加了一選擇項(xiàng)，對一些矩形焊盤可以選擇倒角方式.
剛才試了一下，感覺器件的命名的規(guī)范性不是太好，另好像不能生成器件的DEVICE文件，我沒RUN完。。。
這個(gè)程序的命名方法基本參照IPC-7351，每個(gè)人都有自己的命名嗜好，仍是不好統(tǒng)一的；我是比較懶的啦，所以就盡量靠近IPC-7351了。
至于DEVICE，的選項(xiàng)已經(jīng)添加 (這就是批量程序的好處，代碼中加一行，重新生產(chǎn)的上千上萬個(gè)封裝就都有新東西了)。
你的庫都是"-"的,請問用過ALLEGRO的兄弟,你們的FOOTPRINT認(rèn)"-"嗎?反正我的ALLEGRO只認(rèn)"_"(下劃線)
用“－”應(yīng)該沒有問題的，焊盤的命名我用的是"_"（這個(gè)一直沒改動(dòng)過）。
部分絲印畫在焊盤上了。
絲印的問題我早已知道，只是盡量避免開（我有個(gè)可配置的SilkGap變量）,不過工作量比較大，有些已經(jīng)改過，有些還沒有；另外我沒有特別費(fèi)功夫在絲印上的另一個(gè)原因是，我通常最后用AUTO-Silk的來合并相關(guān)的層，這樣既方便快捷也統(tǒng)一各個(gè)器件的絲印間距，用AUTO-Silk的話絲印線會(huì)自動(dòng)避開SOLDER-MASK的。
點(diǎn)擊allegro后命令行出現(xiàn)E- Can't change to directory:
Files\FPM，什么原因？
我想你一定是將FPM安裝在一個(gè)含空格的目錄里面了，比如C:\Program
Files\等等之類，在自定義安裝目錄的時(shí)候該目錄名不能含有空格，且存放生成的封裝的目錄名也不能含有空格。你如果用默認(rèn)安裝的話應(yīng)該是不會(huì)有問題的,
默認(rèn)FPM安裝在C:\FPM，默認(rèn)存放封裝的目錄為C:\MYSYM
0.04版用spb15.51生成時(shí).allegro會(huì)死機(jī).以前版本的Allegro封裝生成器用spb15.51生成時(shí)沒有死機(jī)現(xiàn)象
我在生成MELF類封裝的時(shí)候有過一次死機(jī)現(xiàn)象，估計(jì)是文件操作錯(cuò)誤導(dǎo)致ALLEGRO死機(jī)，原因是我沒有找到在ｓｋｉｌｌ里面直接生成SHAPE焊盤的方法（FLASH和常規(guī)焊盤沒問題）,
查了下資料也沒有找到解決方法，所以只得在外部調(diào)用SCRIPT來將就一下了。（下次我再查查看），用SCRIPT的話文件訪問比較頻繁（幸好目前MELF類的器件不多）.
解決辦法：
１、對MELF類器件單獨(dú)選擇生成，其它的應(yīng)該可以一次生成。
２、試試最新的版本(當(dāng)前0.05)
請說明運(yùn)行在哪類器件的時(shí)候ALLEGRO出錯(cuò)，如果不是在MELF附近的話，請告知，謝謝。
用FPM0.04生成的封裝好像文件都比較大，比如CAPC、RES等器件，都是300多K，而自己建的或采用PCB
Libraries
Eval生成的封裝一般才幾十K到100K左右，不知封裝是不是包含了更多的信息？
我的每個(gè)封裝文件包含了幾個(gè)文字層（REF,VAL,TOL,DEV,PARTNUMBER等),Silk和ASSEM也是分開的，BOND層和高度信息，還有些定位線(在DISP層）,可能這些越來越豐富的信息加大了生成文件的尺寸.你如果想看有什么內(nèi)容的話，打開所有層就看見了（或REPORT）
非常感謝
LiWenHui 發(fā)現(xiàn)的BUG, 已經(jīng)找到原因，是下面這行：
axlDBChangeDesignExtents(
'((-1000 -1000) (1000
1000)))
有尺寸空間開得太大，后又沒有壓縮的原因，現(xiàn)在生成的封裝也只有幾十K了，0.05版已經(jīng)修復(fù)這個(gè)BUG了。
Allegro封裝生成器0.04生成do-27封裝不正確,生成封裝的焊盤的位號為a,c.應(yīng)該是A,B或者1,2才對.
呵呵，DIODE通常管腳名為AC(A
= anode, C = cathode) 也有用AK 或 12的， 極少見AB。
除了DIODE和極個(gè)別插件以及BGA外，焊盤名字以數(shù)字為主,
下次我給DIODE一個(gè)選擇項(xiàng)，可以選擇AC 或 12 或
AK,
至于TRANSISTER我就不去區(qū)分BCE/CBE/ECB/EBC/GDS/GSD/DSG/DGS/SGD/SDG等了，這樣會(huì)沒完沒了的，我將對TRANSISTER強(qiáng)制統(tǒng)一以數(shù)字編號了，如果用家非要改變，只得在生成庫后手工修改。
標(biāo)簽：
Footprint
Maker
0.08
FPM
skill
上傳時(shí)間：
2018-01-10
上傳用戶：digitzing
