EDA （Electronic Design Automation）即“電子設計自動化”，是指以計算機為工作平臺，以EDA軟件為開發環境，以硬件描述語言為設計語言，以可編程器件PLD為實驗載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標器件的電子產品自動化設計過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統設計中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設計開發領域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設計及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進行分類，另一種是按功能進行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業軟件公司，業內最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產品而開發的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨立于半導體器件廠商，具有良好的標準化和兼容性，適合于學術研究單位使用，但系統復雜、難于掌握且價格昂貴；后者能針對自己器件的工藝特點作出優化設計，提高資源利用率，降低功耗，改善性能，比較適合產品開發單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發環境 由半導體公司提供，基本上可以完成從設計輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優勢是功能全集成化，可以加快動態調試，縮短開發周期；缺點是在綜合和仿真環節與專業的軟件相比，都不是非常優秀的。 (2) 綜合類 這類軟件的功能是對設計輸入進行邏輯分析、綜合和優化，將硬件描述語句（通常是系統級的行為描述語句）翻譯成最基本的與或非門的連接關系（網表），導出給PLD/FPGA廠家的軟件進行布局和布線。為了優化結果，在進行較復雜的設計時，基本上都使用這些專業的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對設計進行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時、線延時等的“時序仿真”（也叫“后仿真”）。復雜一些的設計，一般需要使用這些專業的仿真軟件。因為同樣的設計輸入，專業軟件的仿真速度比集成環境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優化能力突出，有的仿真模擬功能強，好在多數工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設置直接調用Modelsim和 Synplify進行仿真和綜合。 如果設計的硬件系統不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發環境中完成整個設計流程。如果要進行復雜系統的設計，則常規的方法是多種EDA工具協調工作，集各家之所長來完成設計流程。
上傳時間： 2013-10-11
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One of the most misunderstood constructs in the Verilog language is the nonblockingassignment. Even very experienced Verilog designers do not fully understand how nonblockingassignments are scheduled in an IEEE compliant Verilog Simulator and do not understand whenand why nonblocking assignments should be used. This paper details how Verilog blocking andnonblocking assignments are scheduled, gives important coding guidelines to infer correctsynthesizable logic and details coding styles to avoid Verilog simulation race conditions
上傳時間： 2013-11-01
上傳用戶：xzt
解壓密碼：www.elecfans.com 隨著微電子技術的迅速發展以及集成電路規模不斷提高，對電路性能的設計 要求越來越嚴格，這勢必對用于大規模集成電路設計的EDA 工具提出越來越高的 要求。自1972 年美國加利福尼亞大學柏克萊分校電機工程和計算機科學系開發 的用于集成電路性能分析的電路模擬程序SPICE（Simulation Program with IC Emphasis）誕生以來，為適應現代微電子工業的發展，各種用于集成電路設計的 電路模擬分析工具不斷涌現。HSPICE 是Meta-Software 公司為集成電路設計中 的穩態分析，瞬態分析和頻域分析等電路性能的模擬分析而開發的一個商業化通 用電路模擬程序，它在柏克萊的SPICE（1972 年推出），MicroSim公司的PSPICE （1984 年推出）以及其它電路分析軟件的基礎上，又加入了一些新的功能，經 過不斷的改進，目前已被許多公司、大學和研究開發機構廣泛應用。HSPICE 可 與許多主要的EDA 設計工具，諸如Candence,Workview 等兼容，能提供許多重要 的針對集成電路性能的電路仿真和設計結果。采用HSPICE 軟件可以在直流到高 于100MHz 的微波頻率范圍內對電路作精確的仿真、分析和優化。在實際應用中， HSPICE能提供關鍵性的電路模擬和設計方案，并且應用HSPICE進行電路模擬時， 其電路規模僅取決于用戶計算機的實際存儲器容量。 The HSPICE Integrator Program enables qualified EDA vendors to integrate their products with the de facto standard HSPICE Simulator, HSPICE RF Simulator, and WaveView Analyzer™. In addition, qualified HSPICE Integrator Program members have access to HSPICE integrator application programming interfaces (APIs). Collaboration between HSPICE Integrator Program members will enable customers to achieve more thorough design verification in a shorter period of time from the improvements offered by inter-company EDA design solutions.
上傳時間： 2013-10-18
上傳用戶：s363994250
著名的AT&T UNIX v6 源碼，雖然已不能在現在的機器中直接運行（通過在Linux上安裝pdp11 Simulator可以運行），但從中首先可以學習到C程序設計的簡約與嚴謹（原作者是圖靈獎得主Brian W. Kernighan和Dennis M. Ritchie），其次還可以幫助深入理解操作系統概念，其設計思想仍然廣泛存在于多數操作系統中。 本系統的首次發布于1976年，現仍然做為MIT高年級學生、研究生的操作系統學習的分析材料。
上傳時間： 2013-12-28
上傳用戶：cazjing
This project is created using the Keil ARM CA Compiler. The Logic Analyzer built into the Simulator may be used to monitor and display any variable or peripheral I/O register. It is already configured to show the PWM output signal on PORT3.0 and PORT3.1 This ARM Example may be debugged using only the uVision Simulator and your PC--no additional hardware or evaluation boards are required. The Simulator provides cycle-accurate simulation of all on-chip peripherals of the ADuC7000 device series. You may create various input signals like digital pulses, sine waves, sawtooth waves, and square waves using signal functions which you write in C. Signal functions run in the background in the Simulator within timing constraints you configure. In this example, several signal functions are defined in the included Startup_SIM.INI file.
標簽： the Analyzer Compiler project
上傳時間： 2013-12-19
上傳用戶：Yukiseop
OFDM-MIMO收發系統，The Simulator GUI is started with command ui_start in Matlab command window.
上傳時間： 2014-01-18
上傳用戶：baitouyu
Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強大的功能是：能夠在HDL source code、schematic diagram、waveform、state bubble diagram之間，即時做trace，協助工程師debug。 可能您會覺的：只要有Simulator如ModelSim就可以做debug了，我何必再學這套軟體呢? 其實Debussy v5.0以後的新版本，還提供了nLint -- check coding style & synthesizable，這蠻有用的，可以協助工程師了解如何寫好coding style，並養成習慣。 下圖所示為整個Debussy的原理架構，可歸納幾個結論：
標簽： Analysis Software Debussy Debug
上傳時間： 2014-01-14
上傳用戶：hustfanenze
編寫基于DSP的PID匯編子程序，基于CC4.0的軟件仿真器Simulator調試程序，并用CC4.0的Graph功能觀測PID控制器的輸出波形。
上傳時間： 2013-12-11
上傳用戶：zhangzhenyu
OFDM-MIMO收發系統，The Simulator GUI is started with command ui_start in Matlab command window.-,matlab,通訊編程/Communication
上傳時間： 2013-12-11
上傳用戶：libenshu01
UCOS/II for ICCAVR - The version of UCOS/II is 2.04 - the original port was done by Ole Saether for the IAR compiler. Jens E. Holtegaard ported one version using ICCAVR. Joerg Meyer did another port (using Jens port as a start?). This is basically Joerg s port plus a little bit of changes and documentation by me. - YOU MUST DOWNLOAD THE MAIN PART OF THE UCOS/II FROM THE UCOS/II WEBSITE http://www.ucos-ii.com . The supplied project file assumes the portable source is in the ..\source directory. - Joerg has written couple document showing the stack frames etc. but it is in German :-) They are included in this directory. - The Timer2 overflow interrupt is used for Timer Tick. If you want to change that, modify os_cpu_c.c and os_cpu_a.s - I have tested this using ATMega103 with and without external RAM using AVR Studio Simulator. See test1.c test program. Both Code Compressed (PRO) and STD versions have been tested.
標簽： UCOS original Saether version
上傳時間： 2015-11-14
上傳用戶：ippler8
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