龍芯處理器主要包括三個系列。龍芯1號處理器及其IP系列主要面向嵌入式應(yīng)用，龍芯2號超標量處理器及其IP系列主要面向桌面應(yīng)用，龍芯3號多核處理器系列主要面向服務(wù)器和高性能機應(yīng)用。根據(jù)應(yīng)用的需要，其中部分龍芯2號也可以面向部分高端嵌入式應(yīng)用，部分低端龍芯3號也可以面向部分桌面應(yīng)用。以后上述三個系列將并行地發(fā)展。 龍芯系列處理器通過充分開發(fā)指令級并行性、數(shù)據(jù)級并行性、以及線程級并行性來提高性能。其中龍芯1號系列微處理器實現(xiàn)了帶有靜態(tài)分支預(yù)測和阻塞Cache的單發(fā)射的亂序執(zhí)行流水線；龍芯2號系列微處理器實現(xiàn)了帶有動態(tài)分支預(yù)測和非阻塞Cache的超標量四發(fā)射亂序執(zhí)行流水線，龍芯2號系列微處理器還使用浮點數(shù)據(jù)通路復(fù)用技術(shù)實現(xiàn)了定點的單指令流多數(shù)據(jù)流指令；下一代的龍芯3號系列微處理器將實現(xiàn)片內(nèi)多核技術(shù)。
標簽： 龍芯處理器 龍芯1號 處理器 嵌入式應(yīng)用
上傳時間： 2016-10-16
上傳用戶：xuanjie
The DHRY program performs the dhrystone benchmarks on the 8051. Dhrystone is a general-performance benchmark test originally developed by Reinhold Weicker in 1984. This benchmark is used to measure and compare the performance of different computers or, in this case, the efficiency of the code generated for the same computer by different compilers. The test reports general performance in dhrystones per second. Like most benchmark programs, dhrystone consists of standard code and concentrates on string handling. It uses no floating-point operations. It is heavily influenced by hardware and software design, compiler and linker options, code optimizing, cache memory, wait states, and integer data types. The DHRY program is available in different targets: Simulator: Large Model: DHRY example in LARGE model for Simulation Philips 80C51MX: DHRY example in LARGE model for the Philips 80C51MC
標簽： general-performanc benchmarks Dhrystone dhrystone
上傳時間： 2016-11-30
上傳用戶：hphh
這是學(xué)ARM9和ADS1.2的一個很好的例程，這個例程簡單易懂。 這個例程可以用開發(fā)板是的LED燈和仿真器來測試硬件的好壞， 還可以CACHE對程序運行速度的影響，測試設(shè)置FCLK的頻率。
上傳時間： 2016-12-16
上傳用戶：水中浮云
凌陽SPCE3200 系統(tǒng)開發(fā)板隨機自帶源程序。共安排了32個子目錄，其中按照SPCE3200實驗指導(dǎo)書(上冊)中的實驗順序存放了實驗程序的源代碼,所有項目代碼均在S+coreIDE v2.1.2下測試通過。此為第16到第23個試驗源代碼。試驗內(nèi)容如下： 5.3 實驗十六：Cache 讀寫實驗. 5.4 實驗十七：DMA讀寫實驗 5.5 實驗十八：SD卡讀取實驗 SPCE3200教學(xué)平臺通信模塊實驗 6.1 實驗十九：SPI通信實驗 6.2 實驗二十：I2C通信實驗. 6.3 實驗二十一：UART異步串行口通訊實驗 6.4 實驗二十二：USB DEVICE實驗 6.5 實驗二十三：USB HOST 實驗
上傳時間： 2014-12-05
上傳用戶：thinode
用來清理ie緩存的，rundll32 -u -p 等方式不好用，根據(jù)彈出的對話框可以選擇清理緩存，比如cookie, ie cache url history等
標簽： 緩存
上傳時間： 2017-02-19
上傳用戶：txfyddz
TI的達芬奇系列dm355使用的spi模塊驅(qū)動，dm355上使用spi控制一塊eeprom,在cache打開的情況下可能會有偶數(shù)個字節(jié)寫不進去的情況,暫時關(guān)閉cache就可以解決。
上傳時間： 2014-08-30
上傳用戶：linlin
pccard driver s3c2440.The S3C2440A offers outstanding features with its CPU core, a 16/32-bit ARM920T RISC processor designed by Advanced RISC Machines, Ltd. The ARM920T implements MMU, AMBA BUS, and Harvard cache architecture with separate 16KB instruction and 16KB data caches, each with an 8-word line length.
標簽： outstanding S3C2440A features pccard
上傳時間： 2013-12-24
上傳用戶：lizhen9880
從ARM硬件角度架構(gòu)講述ARM系統(tǒng)軟硬件開發(fā)，對cache，MMU，頁表管理等都有精辟的論述。不可多得英文參考資料！
上傳時間： 2014-01-26
上傳用戶：kernaling
cpu設(shè)計實例mips。MIPSI指令集32位CPU （1）MiniCore設(shè)計實例全32位操作，32個32位通用寄存器，所有指令和地址全為32位 （2）靜態(tài)流水線（3～5級） （3）Forwarding技術(shù) （4）片內(nèi)L1 Cache，指令、數(shù)據(jù)各4KByte，硬件初始化 （5）沒有TLB，但系統(tǒng)控制協(xié)處理器（CP0）具有除頁面映射外的全部功能
上傳時間： 2013-12-02
上傳用戶：xiaodu1124
The purpose of this project is to explore the issues and implementation of a multiple instruction stream, single data stream processor. We are running two instruction streams on two CPUs which share an address space. The processors share a second level cache, and maintain coherence at the L1 cache with a write-invalidate policy. The L2 cache is two-way set associative, with a block size of 8 words, and a total capacity of 512 words.
標簽： implementation instruction multiple purpose
上傳時間： 2017-04-18
上傳用戶：731140412
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