verilog很好的教材
上傳時間： 2013-11-01
上傳用戶：一諾88
Verilog HDL 數(shù)字設計教程【作者：賀敬凱；出版社：西安電子科技大學出版社】（本資料為ppt） 內容簡介：介紹了Verilog HDL語言，狀態(tài)機設計，仿真，還有好幾個可綜合設計的舉例，除了常見的，還有空調控制器的設計，飲料自動售賣機的設計，AD采樣控制電路等。 第1章 Verilog HDL數(shù)字設計綜述 第2章 Verilog HDL基本概念 第3章 Verilog HDL常用建模方法 第4章 Verilog HDL常用電路設計 第5章 同步有限狀態(tài)機設計 第6章 Verilog HDL仿真技術 第7章 Verilog HDL可綜合設計舉例 第8章 CPU結構及其設計
上傳時間： 2015-01-01
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設計與驗證Verilog HDL【作者：王誠、吳繼華；出版社：人民郵電出版社】 本書以實例講解的方式對HDL語言的設計方法進行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設計流程、語法及建模方式等。
上傳時間： 2013-11-19
上傳用戶：bjgaofei
Verilog HDL 華為入門教程
上傳時間： 2013-10-31
上傳用戶：sc965382896
Verilog基本電路設計指導書
上傳時間： 2013-11-21
上傳用戶：dianxin61
Verilog HDL程序設計教程
上傳時間： 2013-11-06
上傳用戶：hakim
Verilog數(shù)字系統(tǒng)設計教程(第二版) 夏宇聞
標簽： Verilog 數(shù)字系統(tǒng) 設計教程
上傳時間： 2013-12-01
上傳用戶：1397412112
verilog hdl 入門教程，還算好吧····
上傳時間： 2013-10-10
上傳用戶：Wwill
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結構實現(xiàn)設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現(xiàn)設計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結構。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數(shù)結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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本資料是關于夏宇聞老師優(yōu)秀的verilog教程課件，其中包括verilog講稿PPT、verilog課件、verilog例題等。
上傳時間： 2013-11-21
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