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System verilog

  • System verilog與功能驗(yàn)證 鐘文楓 編,高清文字版

    本書重點(diǎn)介紹硬件設(shè)計(jì)描述和驗(yàn)證語言 System verilog的基本語法及其在功能驗(yàn)證上的應(yīng) 用;書中以功能驗(yàn)證為主線,講述基本的驗(yàn)證流程、高級(jí)驗(yàn)證技術(shù)和驗(yàn)證方法學(xué),以 System verilog為基礎(chǔ)結(jié)合石頭、剪刀、布的應(yīng)用實(shí)例,重點(diǎn)闡述了如何采用 System verilog實(shí)現(xiàn) 隨機(jī)激勵(lì)生成、功能覆蓋率驅(qū)動(dòng)驗(yàn)證、斷言驗(yàn)證等多種高級(jí)驗(yàn)證技術(shù);最后,通過業(yè)界流行 的開放式驗(yàn)證方法學(xué) OVM介紹如何在驗(yàn)證平臺(tái)中實(shí)現(xiàn)可重用性。

    標(biāo)簽: System verilog

    上傳時(shí)間: 2022-05-12

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  • systemverilog+數(shù)字系統(tǒng)設(shè)計(jì) Digital System Design with SystemVerilog

    國外System verilog的教材,從最基礎(chǔ)的數(shù)字電路講起,覆蓋System verilog的各個(gè)方面

    標(biāo)簽: verilog 數(shù)字系統(tǒng)設(shè)計(jì)

    上傳時(shí)間: 2022-07-25

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  • 基于FPGA的小型CPU中通信協(xié)議的研究及IPCore的開發(fā).rar

    FPGA作為新一代集成電路的出現(xiàn),引起了數(shù)字電路設(shè)計(jì)的巨大變革。隨著FPGA工藝的不斷更新與改善,越來越多的用戶與設(shè)計(jì)公司開始使用FPGA進(jìn)行系統(tǒng)開發(fā),因此,PFAG的市場(chǎng)需求也越來越高,從而使得FPGA的集成電路板的工藝發(fā)展也越來越先進(jìn),在如此良性循環(huán)下,不久的將來,F(xiàn)PGA可以主領(lǐng)集成電路設(shè)計(jì)領(lǐng)域。正是由于FPGA有著如此巨大的發(fā)展前景與市場(chǎng)吸引力,因此,本文采用FPGA作為電路設(shè)計(jì)的首選。 @@ 隨著FPGA的開發(fā)技術(shù)日趨簡(jiǎn)單化、軟件化,從面向硬件語言的VHDL、VerilogHDL設(shè)計(jì)語言,到現(xiàn)在面向?qū)ο蟮?b>System verilog、SystemC設(shè)計(jì)語言,硬件設(shè)計(jì)語言開始向高級(jí)語言發(fā)展。作為一個(gè)軟件設(shè)計(jì)人員,會(huì)很容易接受面向?qū)ο蟮恼Z言。現(xiàn)在軟件的設(shè)計(jì)中,算法處理的瓶頸就是速度的問題,如果采用專用的硬件電路,可以解決這個(gè)問題,本文在第一章第二節(jié)詳細(xì)介紹了軟硬結(jié)合的開發(fā)優(yōu)勢(shì)。另外,在第一章中還介紹了知識(shí)產(chǎn)權(quán)核心(IP Core)的發(fā)展與前景,特別是IP Core中軟核的設(shè)計(jì)與開發(fā),許多FGPA的開發(fā)公司開始爭(zhēng)奪軟核的開發(fā)市場(chǎng)。 @@ 數(shù)字電路設(shè)計(jì)中最長(zhǎng)遇到的就是通信的問題,而每一種通信方式都有自己的協(xié)議規(guī)范。在CPU的設(shè)計(jì)中,由于需要高速的處理速度,因此其內(nèi)部都是用并行總線進(jìn)行通信,但是由于集成電路資源的問題,不可能所有的外部設(shè)備都要用并行總線進(jìn)行通信,因此其外部通信就需要進(jìn)行串行傳輸。又因?yàn)樾枰B接的外部設(shè)備的不同,因此就需要使用不同的串行通信接口。本文主要介紹了小型CPU中常用的三種通信協(xié)議,那就是SPI、I2C、UART。除了分別論述了各自的通信原理外,本文還特別介紹了一個(gè)小型CPU的內(nèi)部構(gòu)造,以及這三個(gè)通信協(xié)議在CPU中所處的位置。 @@ 在硬件的設(shè)計(jì)開發(fā)中,由于集成電路本身的特殊性,其開發(fā)流程也相對(duì)的復(fù)雜。本文由于篇幅的問題,只對(duì)總的開發(fā)流程作了簡(jiǎn)要的介紹,并且將其中最復(fù)雜但是又很重要的靜態(tài)時(shí)序分析進(jìn)行了詳細(xì)的論述。在通信協(xié)議的開發(fā)中,需要注意接口的設(shè)計(jì)、時(shí)序的分析、驗(yàn)證環(huán)境的搭建等,因此,本文以SPI數(shù)據(jù)通信協(xié)議的設(shè)計(jì)作為一個(gè)開發(fā)范例,從協(xié)議功能的研究到最后的驗(yàn)證測(cè)試,將FPGA 的開發(fā)流程與關(guān)鍵技術(shù)等以實(shí)例的方式進(jìn)行了詳細(xì)的論述。在SPI通信協(xié)議的開發(fā)中,不僅對(duì)協(xié)議進(jìn)行了詳細(xì)的功能分析,而且對(duì)架構(gòu)中的每個(gè)模塊的設(shè)計(jì)都進(jìn)行了詳細(xì)的論述。@@關(guān)鍵詞:FPGA;SPI;I2C;UART;靜態(tài)時(shí)序分析;驗(yàn)證環(huán)境

    標(biāo)簽: IPCore FPGA CPU

    上傳時(shí)間: 2013-04-24

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  • System verilog及 hdl高級(jí)設(shè)計(jì)技巧

    PPT是和視頻教程配套的,視頻教程地址http://i.youku.com/u/UMTExNzExOTgw/videos,和PPT配套使用的教程里面講了systemverilog從文檔到仿真,上板測(cè)試的整個(gè)流程,可能對(duì)有些朋友有幫助

    標(biāo)簽: Verilog System hdl 高級(jí)設(shè)計(jì)

    上傳時(shí)間: 2014-12-28

    上傳用戶:dick_sh

  • System verilog中的隨機(jī)化激勵(lì)

    在SystemVeri log更強(qiáng)調(diào)了利用隨機(jī)化激勵(lì)函數(shù)以提高驗(yàn)證代碼的效率和驗(yàn)證可靠性的重要性。本文以VMM庫為例,闡述了如何在SystemVeri 1og中使用隨機(jī)化函數(shù)來編寫高效率的測(cè)試代碼,重點(diǎn)介紹了可重驗(yàn)證函數(shù)庫的使用方法,以幫助讀者理解如何使用SystemVeri1og高效率地完成復(fù)雜的設(shè)計(jì)驗(yàn)證。

    標(biāo)簽: Verilog System 隨機(jī) 激勵(lì)

    上傳時(shí)間: 2013-11-06

    上傳用戶:偷心的海盜

  • System verilog及 hdl高級(jí)設(shè)計(jì)技巧

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    標(biāo)簽: Verilog System hdl 高級(jí)設(shè)計(jì)

    上傳時(shí)間: 2013-11-23

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  • Verilog digital System design 2007 second edition

    Verilog digital System design 2007 second edition

    標(biāo)簽: Verilog digital edition System

    上傳時(shí)間: 2013-11-25

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  • Using Verilog-A in Advanced Design System

    Using Verilog-A in Advanced Design System,英文版的關(guān)于Verilog_A的相關(guān)介紹。

    標(biāo)簽: Verilog-A Advanced Design System

    上傳時(shí)間: 2014-01-07

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  • system C源碼 一種替代verilog的語言

    system C源碼 一種替代verilog的語言

    標(biāo)簽: verilog system 源碼 語言

    上傳時(shí)間: 2014-01-22

    上傳用戶:manlian

  • its bit the system on chip designed in verilog

    its bit the system on chip designed in verilog

    標(biāo)簽: designed verilog system chip

    上傳時(shí)間: 2017-08-02

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