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TESTBENCH

TESTBENCH是一種驗證的手段。首先，任何設計都是會有輸入輸出的。但是在軟環境中沒有激勵輸入，也不會對你設計的輸出正確性進行評估。那么此時便有一種，模擬實際環境的輸入激勵和輸出校驗的一種“虛擬平臺”的產生。在這個平臺上你可以對你的設計從軟件層面上進行分析和校驗，這個就是TESTBENCH的含義。

基于FPGA的邊界掃描控制器的設計

隨著印制電路板功能的日益增強，結構日趨復雜，系統中各個功能單元之間的連線間距越來越細密，基于探針的電路系統測試方法已經很難滿足現在的測試需要。邊界掃描測試(BST)技術通過將邊界掃描寄存器單元安插在集成電路內部的每個引腳上，相當于設置了施加激勵和觀測響應的內建虛擬探頭，通過該技術可以大大的提高數字系統的可觀測性和可控性，降低測試難度。針對這種測試需求，本文給出了基于FPGA的邊界掃描控制器設計方法。　　完整的邊界掃描測試系統主要由測試控制部分和目標器件構成，其中測試控制部分由測試圖形、數據的生成與分析及邊界掃描控制器兩部分構成。而邊界掃描控制器是整個系統的核心，它主要實現JTAG協議的自動轉換，產生符合IEEE標準的邊界掃描測試總線信號，而邊界掃描測試系統工作性能主要取決與邊界掃描控制器的工作效率。因此，設計一個能夠快速、準確的完成JTAG協議轉換，并且具有通用性的邊界掃描控制器是本文的主要研究工作。　　本文首先從邊界掃描技術的基本原理入手，分析邊界掃描測試的物理基礎、邊界掃描的測試指令及與可測性設計相關的標準，提出了邊界掃描控制器的總體設計方案。其次，采用模塊化設計思想、VHDL語言描述來完成要實現的邊界掃描控制器的硬件設計。然后，利用自頂向下的驗證方法，在對控制器內功能模塊進行基于TESTBENCH驗證的基礎上，利用嵌入式系統的設計思想，將所設計的邊界掃描控制器集成到SOPC中，構成了基于SOPC的邊界掃描測試系統。并且對SOPC系統進行軟硬件協同仿真，實現對邊界掃描控制器的功能驗證后將其應用到實際的測試電路當中。最后，在基于SignalTapⅡ硬件調試的基礎上，軟硬件結合對整個系統可行性進行了測試。從測試結果看，達到了預期的設計目標，該邊界掃描控制器的設計方案是正確可行的。　　本文設計的邊界掃描控制器具有自主知識產權，可以與其他處理器結合構成完整的邊界掃描測試系統，并且為SOPC系統提供了一個很有實用價值的組件，具有很明顯的現實意義。

標簽： FPGA 邊界掃描控制器

上傳時間： 2013-07-20

上傳用戶：hewenzhi
Writing Efficient TESTBENCHes

本文討論了如何設計有效的TESTBENCH，適合剛接觸TESTBENCH不久的用戶閱讀提高（xilinx公司編寫）

標簽： TESTBENCHes Efficient Writing

上傳時間： 2013-10-18

上傳用戶：xiaodu1124
高級FPGA設計結構、實現和優化

　　高級FPGA設計結構、實現和優化　　作者：（美）克里茲著，孟憲元譯；出版社：機械工程出版社　　學FPGA不一定需要開發板，自己學會modelsim仿真、寫TESTBENCH，用PC機仿真就能有不少長進。這些都看完，剩下的就靠做項目自己領悟，再加上高手指點。　　《高級FPGA設計：結構、實現也優化》以FPGA設計為主題，覆蓋了實踐過程中最可能遇到的深層次問題，并提供了經驗指導。在某些方面，《高級FPGA設計：結構、實現也優化》能夠取代有限的工業經歷，免去讀者學習的困難。這種先進的、實用的方法，成為此書的特色。

標簽： FPGA

上傳時間： 2013-11-01

上傳用戶：zhaiyanzhong
設計與驗證：Verilog+HDL(清晰帶書簽)

主要介紹TESTBENCH的寫法，很經典的好書

標簽： Verilog HDL

上傳時間： 2014-01-05

上傳用戶：shanxiliuxu
Virtex-5 GTP Transceiver Wizar

The LogiCORE™ GTP Wizard automates the task of creating HDL wrappers to configure the high-speed serial GTP transceivers in Virtex™-5 LXT and SXT devices. The menu-driven interface allows one or more GTP transceivers to be configured using pre-definedtemplates for popular industry standards, or from scratch, to support a wide variety of custom protocols.The Wizard produces a wrapper, an example design, and a TESTBENCH for rapid integration and verification of the serial interface with your custom function Features• Creates customized HDL wrappers to configureVirtex-5 RocketIO™ GTP transceivers• Users can configure Virtex-5 GTP transceivers toconform to industry standard protocols usingpredefined templates, or tailor the templates forcustom protocols• Included protocol templates provide support for thefollowing specifications: Aurora, CPRI, FibreChannel 1x, Gigabit Ethernet, HD-SDI, OBSAI,OC3, OC12, OC48, PCI Express® (PCIe®), SATA,SATA II, and XAUI• Automatically configures analog settings• Each custom wrapper includes example design, TESTBENCH; and both implementation and simulation scripts

標簽： Transceiver Virtex Wizar GTP

上傳時間： 2013-10-23

上傳用戶：leyesome
UART 4 UART參考設計，Xilinx提供VHDL代碼

UART 4 UART參考設計，Xilinx提供VHDL代碼 uart_vhdl This zip file contains the following folders: \vhdl_source -- Source VHDL files: uart.vhd - top level file txmit.vhd - transmit portion of uart rcvr.vhd - - receive portion of uart \vhdl_testfixture -- VHDL TESTBENCH files. This files only include the TESTBENCH behavior, they do not instantiate the DUT. This can easily be done in a top-level VHDL file or a schematic. This folder contains the following files: txmit_tb.vhd -- Test bench for txmit.vhd. rcvr_tf.vhd -- Test bench for rcvr.vhd.

標簽： UART Xilinx VHDL 參考設計

上傳時間： 2013-11-07

上傳用戶：jasson5678
Altera Modelsim學習筆記

　　我近期計劃陸續整理出以下幾個方面的學習筆記：初學 ModelSimSE 時被迷糊了幾天的若干概念；在 ModelSimSE 中添加 ALTERA 仿真庫的詳細步驟；用 ModelSimSE 進行功能仿真和時序仿真的方法（ALTERA 篇）；ModelSimSE 中常用到的幾個命令及 DO文件的學習筆記；近來學到的幾招 TESTBENCH 的技巧

標簽： Modelsim Altera

上傳時間： 2013-11-05

上傳用戶：lou45566
高級FPGA設計結構、實現和優化

　　高級FPGA設計結構、實現和優化　　作者：（美）克里茲著，孟憲元譯；出版社：機械工程出版社　　學FPGA不一定需要開發板，自己學會modelsim仿真、寫TESTBENCH，用PC機仿真就能有不少長進。這些都看完，剩下的就靠做項目自己領悟，再加上高手指點。　　《高級FPGA設計：結構、實現也優化》以FPGA設計為主題，覆蓋了實踐過程中最可能遇到的深層次問題，并提供了經驗指導。在某些方面，《高級FPGA設計：結構、實現也優化》能夠取代有限的工業經歷，免去讀者學習的困難。這種先進的、實用的方法，成為此書的特色。

標簽： FPGA

上傳時間： 2013-11-01

上傳用戶：一諾88
設計與驗證：Verilog+HDL(清晰帶書簽)

主要介紹TESTBENCH的寫法，很經典的好書

標簽： Verilog HDL

上傳時間： 2013-11-11

上傳用戶：釣鰲牧馬
Writing Efficient TESTBENCHes

本文討論了如何設計有效的TESTBENCH，適合剛接觸TESTBENCH不久的用戶閱讀提高（xilinx公司編寫）

標簽： TESTBENCHes Efficient Writing

上傳時間： 2013-10-11

上傳用戶：123454

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TESTBENCH

基于FPGA的邊界掃描控制器的設計

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高級FPGA設計結構、實現和優化

設計與驗證：Verilog+HDL(清晰帶書簽)

Virtex-5 GTP Transceiver Wizar

UART 4 UART參考設計，Xilinx提供VHDL代碼

Altera Modelsim學習筆記

高級FPGA設計結構、實現和優化

設計與驗證：Verilog+HDL(清晰帶書簽)

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