基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘
本文利用Verilog HDL 語言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。 關(guān)鍵...
TOP-L技術(shù)資料
?? 資源總數(shù)：936
?? 源代碼：394618
?? 電路圖：3
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查看全部936個(gè)資源 ?UART 4 UART參考設(shè)計(jì)，Xilinx提供VHDL代碼
UART 4 UART參考設(shè)計(jì)，Xilinx提供VHDL代碼 uart_vhdl This zip file contains the following folders: \vhdl_source -- Source VHDL files: &nbs...
orcad全能混合電路仿真
0RCAD全能混合電路仿真:第一部分 0rCAD環(huán)境與Capture第l章 OrCAD PSpice簡(jiǎn)介1—1 SPICE的起源1—2 OrCAD PSpice的特點(diǎn)1—3 評(píng)估版光盤的安裝1—4 評(píng)估版的限制1—4—1 Capture CIS 9．0評(píng)估版的限制1—4—2 PSpiceA/D9．...
磁芯電感器的諧波失真分析
磁芯電感器的諧波失真分析 摘 要：簡(jiǎn)述了改進(jìn)鐵氧體軟磁材料比損耗系數(shù)和磁滯常數(shù)ηB，從而降低總諧波失真THD的歷史過程，分析了諸多因數(shù)對(duì)諧波測(cè)量的影響，提出了磁心性能的調(diào)控方向。 關(guān)鍵詞：比損耗系數(shù)， 磁滯常數(shù)ηB ，直流偏置特性DC-Bias，總諧波失真THD A...
pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳P...
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