一個(gè)簡單狀態(tài)機(jī)的.v文件
一個(gè)簡單狀態(tài)機(jī)的.v文件，含testbench...
TestBench技術(shù)資料
?? 資源總數(shù)：141
?? 源代碼：1548
?? TestBench全部資料 (141個(gè))
crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver
crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver...
altera fpga verilog 設(shè)計(jì)的基于查找表的DCT程序及zigzag掃描程序
altera fpga verilog 設(shè)計(jì)的基于查找表的DCT程序及zigzag掃描程序，已經(jīng)過matlab 和modelsim 驗(yàn)證，文件中包含TESTBENCH ，直接可用...
我用VHDL寫的正弦
我用VHDL寫的正弦，用FPGA內(nèi)部ROM，有仿真testbench,在quartus里可以運(yùn)行。在板子里已經(jīng)驗(yàn)證...
脈沖寬度調(diào)制
脈沖寬度調(diào)制，VHDL代碼編寫，包括QUARTUSII和MODELSIM工程以及testbench...
一片英語文章
一片英語文章，詳細(xì)描述了testbench的編寫，尤其是assert和textio的用法，老外的文章就是不一樣，看了之后讓人茅塞頓開...
內(nèi)含有完整的UART代碼
內(nèi)含有完整的UART代碼，包括發(fā)送和接受，且有testbench，可以直接仿真調(diào)試...
本算法基于leon2協(xié)處理器接口標(biāo)準(zhǔn)
本算法基于leon2協(xié)處理器接口標(biāo)準(zhǔn)，內(nèi)含testbench，在modelsim中仿真通過，在ise9.2中綜合及后仿真通過。...
嵌入式risc處理器源碼
嵌入式risc處理器源碼，包含設(shè)計(jì)文檔，原理圖，testbench，及外圍接口，使用verilog實(shí)現(xiàn)。...
32 risc cpu的參考設(shè)計(jì)
32 risc cpu的參考設(shè)計(jì)，內(nèi)涵完整的testbench...