本文首先介紹了主流8位MCU(微控制器)的通用架構(gòu)，通過比較分析主流國際MCU半導(dǎo)體供應(yīng)商的MCU產(chǎn)品，結(jié)合作者在德國英飛凌公司的項目實踐，分析了英飛凌XC866系列8位MCU的架構(gòu)特點和功能特性。在此基礎(chǔ)上，介紹了該MCU芯片的系統(tǒng)集成方法，以及組成模塊的架構(gòu)和功能。 LlN協(xié)議是當前廣泛應(yīng)用的車載局部互連協(xié)議，作為英飛凌XC866MCU上很關(guān)鍵的一個外圍IP，本論文在介紹了MCU架構(gòu)基礎(chǔ)上，設(shè)計實現(xiàn)了LlN控制器。LIN協(xié)議是UART在數(shù)據(jù)鏈路層上的擴展，其關(guān)鍵是LlN協(xié)議數(shù)據(jù)鏈路層的檢測實現(xiàn)。本文給出了一種可靠，高效的協(xié)議檢測機制，從而使軟件和硬件更好配合工作完成協(xié)議檢測。在完成LlN控制器設(shè)計后，本文結(jié)合了XC866ADC的架構(gòu)，介紹了ADC模擬和系統(tǒng)的數(shù)字接口概念和實現(xiàn)要點，介紹了如何考慮分析選擇合理的數(shù)字接口方案。論文最后以XC866的系統(tǒng)架構(gòu)為基礎(chǔ)，提出了一種高效的基于FPGA的IP原型驗證平臺方案，并以LlN控制器作為驗證這一平臺的IP，在FPGA上成功的實現(xiàn)了驗證方案。論文同時介紹了從SOC設(shè)計向FPGA原型驗證轉(zhuǎn)換時的處理方法及工程經(jīng)驗，介紹了MCU及驗證平臺的測試平臺思想，以及基于FPGA原型和邏輯分析儀實時測試的MCU固件代碼覆蓋率測試方法。 目前8位MCU在中低端的應(yīng)用越來越廣泛，特別是目前發(fā)展迅速的汽車電子和消費電子領(lǐng)域。因此對MCU架構(gòu)的不斷研究和提高，對更多面向應(yīng)用領(lǐng)域的IP的研究和設(shè)計，以及如何更快速的實現(xiàn)芯片驗證將極大的推動MCU在各個領(lǐng)域的應(yīng)用和推廣，將產(chǎn)生極大的經(jīng)濟和應(yīng)用價值。
標簽： FPGA MCU 8位 架構(gòu)
上傳時間： 2013-07-14
上傳用戶：李夢晗
對弓網(wǎng)故障的檢測在列車提速的今天顯得尤其重要，原始故障圖像數(shù)據(jù)量的巨大使實時存儲和傳輸故障圖像極其困難。JPEG作為一種低復(fù)雜度、高壓縮比的圖像壓縮標準在多媒體、網(wǎng)絡(luò)傳輸?shù)阮I(lǐng)域得到廣泛的應(yīng)用。和相同圖像質(zhì)量的其它常用文件格式(如GIF，TIFF，PCX)相比，JPEG是目前靜態(tài)圖像中壓縮比最高的。 FPGA以其設(shè)計靈活、高速的卓越特性，逐漸成為許多應(yīng)用中首先器件，尤其是與Verilog和VHDL等語言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計方法，加速了系統(tǒng)的設(shè)計進程。 本文旨在研究并實現(xiàn)一種實時采集并對特定幀進行壓縮傳輸?shù)姆椒āＭㄟ^采用可編程邏輯器件FPGA來實現(xiàn)整個采集、顯示、壓縮和傳輸，使系統(tǒng)具有可定制、高速度等優(yōu)點。 本文首先介紹了開發(fā)硬件可編程邏輯門陣列FPGA及其開發(fā)語言Veridlog，并介紹了FPGA的設(shè)計方法及開發(fā)流程；接著介紹了PAL制視頻采集的相關(guān)知識及設(shè)計，其中主要包括基于I2C總線的模擬視頻解碼控制、視頻的數(shù)字化ITU-R BT.601標準介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設(shè)計；隨后介紹了JPEG標準，并根據(jù)故障檢測的特點，設(shè)計了針對灰度圖像壓縮的JPEG編碼器，設(shè)計中先分別對組成JPEG編碼器的二維DCT變換模塊、量化模塊、Z字掃描模塊、變換直流系數(shù)的差分脈沖編碼模塊、交流系數(shù)的游程編碼模塊、哈夫曼編碼模塊及打包模塊進行了仿真測試，然后再對整個JPEG編碼器進行了測試；最后設(shè)計了單幀視頻的SRAM緩存，并將緩存的源圖像采用本文設(shè)計的JPEG編碼器進行壓縮，再設(shè)計一個僅包含發(fā)送功能的UART 將壓縮后的碼流傳輸?shù)絇C機，在PC機上通過將接收的碼流以ASCⅡ碼的形式還原為采集圖片。 本文實現(xiàn)了整個采集壓縮系統(tǒng)，同時也進一步驗證了本文設(shè)計的灰度圖像JPEG編碼器的正確性。相信本文無論是對弓網(wǎng)故障的圖像檢測，還是對于JPEG編碼器的芯片設(shè)計都有一定的參考價值。
標簽： FPGA JPEG 壓縮系統(tǒng)
上傳時間： 2013-04-24
上傳用戶：cuiqiang
通用異步收發(fā)器UART(Universal Asynchronous Receiver/Transmitter)是廣泛使用的串行傳輸協(xié)議。串行外設(shè)用到異步串行接口一般采用專用集成電路實現(xiàn)。但是這類芯片一般包含許多輔助模塊，而時常不需要使用完整的UART的功能和輔助功能，或者當在FPGA上設(shè)計時，需要將UART功能集成到FPGA內(nèi)部而不能使用芯片。藍牙主機控制器接口則是實現(xiàn)主機設(shè)備與藍牙模塊之間互操作的控制部件。當在使用藍牙設(shè)備的時候尤其是在監(jiān)控場所，接口控制器在控制數(shù)據(jù)與計算機的傳輸上就起了至關(guān)重要的作用。 論文針對信息技術(shù)的發(fā)展和開發(fā)過程中的實際需要，設(shè)計了一個藍牙HCI-UART(Host Controller Interface-Universal Asynchronous Receiver/Transmitter)控制接口的模塊。使用VHDL將其核心功能集成，既可以單獨使用，也可集成到系統(tǒng)芯片中，并且整個設(shè)計緊湊、穩(wěn)定且可靠，其用途廣泛，具有一定的使用價值。 本設(shè)計采用TOP-DOWN設(shè)計方法，整體上分為UART接口和藍牙主機控制器接口兩部分。首先根據(jù)UART和藍牙主機控制器接口的實現(xiàn)原理和設(shè)計指標要求進行系統(tǒng)設(shè)計，對系統(tǒng)劃分模塊以及各個模塊的信號連接；然后進行模塊設(shè)計，設(shè)計出每個模塊的功能，并用VHDL語言編寫代碼來實現(xiàn)模塊功能；再使用ISE8.2I自帶的仿真器對各模塊進行功能仿真和時序仿真；最后進行硬件驗證，在Virtex-II開發(fā)板上對系統(tǒng)進行功能驗證。實現(xiàn)了發(fā)送、接收和波特率發(fā)生等功能，驗證了結(jié)果，表明設(shè)計正確，功能良好，符合設(shè)計要求。
標簽： HCIUART FPGA 藍牙 控制
上傳用戶：tianyi223
眾所周知，信息傳輸?shù)暮诵膯栴}是有效性和可靠性，調(diào)制解調(diào)技術(shù)的發(fā)展正是體現(xiàn)了這一思想。從最早的模擬調(diào)幅調(diào)頻技術(shù)的日益完善，到現(xiàn)在數(shù)字調(diào)制技術(shù)的廣泛運用，使得信息的傳輸更為有效和可靠。QAM調(diào)制作為一種新的調(diào)制技術(shù)，因其具有很高的頻帶利用率而得到了廣泛的應(yīng)用。 本文對基于FPGA的16QAM調(diào)制解調(diào)進行了討論和研究。首先對16QAM調(diào)制解調(diào)原理進行了闡述，建立了16QAM調(diào)制解調(diào)系統(tǒng)的數(shù)學模型，然后通過分析提出了基于FPGA的16QAM調(diào)制解調(diào)系統(tǒng)的設(shè)計方案。最后編寫Verilog代碼實現(xiàn)了算法仿真。 FPGA芯片采用的是Altera公司的大規(guī)模集成電路芯片Cyclone系列的EPlC20F32417，并通過軟件編程對其進行了相關(guān)調(diào)試。文中詳細介紹了基帶成形濾波器、載波恢復(fù)和定時同步的基本原理及其設(shè)計方法。首先用Matlab對整個16QAM系統(tǒng)進行了軟件仿真；然后用硬件描述語言Verilog HDL在QuartusⅡ環(huán)境下完成了系統(tǒng)關(guān)鍵算法的編寫、行為仿真和綜合，最后詳細闡述了異步串口(UART)的FPGA實現(xiàn)，把我們編寫的Verilog程序下載到EPlC20F32417芯片上效果很好。
標簽： FPGA QAM 調(diào)制解調(diào) 技術(shù)研究
上傳時間： 2013-06-12
上傳用戶：q123321
本文應(yīng)用EDA技術(shù)，基于FPGA器件設(shè)計與實現(xiàn)UART，并采用CRC校驗。主要工作如下： 1、在異步串行通信電路部分完全用FPGA來實現(xiàn)。選用Xilinx公司的SpartanⅢ系列的XC3S1000來實現(xiàn)異步串行通信的接收、發(fā)送和接口控制功能，利用FPGA集成度比較高，具有在線可編程能力，在其完成各種功能的同時，完全可以將串行通信接口構(gòu)建其中，可根據(jù)實際需求分配資源。 2、利用VerilogHDL語言非常容易掌握，功能比VHDL更強大的特點，可以在設(shè)計時不斷修改程序，來適用不同規(guī)模的應(yīng)用，而且采用Verilog輸入法與工藝性無關(guān)，利用系統(tǒng)設(shè)計時對芯片的要求，施加不同的約束條件，即可設(shè)計出實際電路。 3、利用ModelSim仿真工具對程序進行功能仿真和時序仿真，以驗證設(shè)計是否能獲得所期望的功能，確定設(shè)計程序配置到邏輯芯片之后是否可以運行，以及程序在目標器件中的時序關(guān)系。 4、為保證數(shù)據(jù)傳輸?shù)恼_性，采用循環(huán)冗余校驗CRC(CyclicRedundancyCheck)，該編碼簡單，誤判概率低，為了減少硬件成本，降低硬件設(shè)計的復(fù)雜度，本設(shè)計通過CRC算法軟件實現(xiàn)。 實驗結(jié)果表明，基于EDA技術(shù)的現(xiàn)場可編程門陣列FPGA集成度高，結(jié)構(gòu)靈活，設(shè)計方法多樣，開發(fā)周期短，調(diào)試方便，修改容易，采用FPGA較好地實現(xiàn)了串行數(shù)據(jù)的通信功能，并對數(shù)據(jù)作了一定的處理，本設(shè)計中為CRC校驗。另外，可以利用FPGA的在線可編程特性，對本設(shè)計電路進行功能擴展，以滿足更高的要求。
標簽： FPGA CRC 串行 通信實現(xiàn)
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多普勒計程儀是根據(jù)聲波在水中的多普勒效應(yīng)原理而制成的一種精密測速和計算航程的儀器，它是船用導(dǎo)航設(shè)備的重要組成之一。針對于多普勒計程儀的核心問題——頻率估計，本文提出了一種基于FPGA實現(xiàn)的多普勒測頻方案，它具有抗干擾能力強、運算速度快等特點。本論文主要是圍繞系統(tǒng)的測頻方案的設(shè)計與實現(xiàn)展開的。 本文主要研究工作包括：設(shè)計和調(diào)試基于FPGA的多普勒測頻系統(tǒng)的硬件電路；通過對測頻算法的研究，采用VHDL語言設(shè)計和實現(xiàn)系統(tǒng)的測頻算法和其它接口控制程序，并通過軟件仿真，測試設(shè)計的正確性。 測頻系統(tǒng)的硬件電路設(shè)計是本論文工作的主要部分之一，也是基于FPGA的多普勒測頻系統(tǒng)的核心部分。整個系統(tǒng)以FPGA作為主處理器，完成系統(tǒng)中所有的數(shù)字信號處理和外圍接口控制，同時，基于FPGA豐富的片內(nèi)可編程邏輯資源和外部I/O資源，系統(tǒng)還擴展了豐富的通信接口(UART、USB和以太網(wǎng)接口)和顯示電路(LCD和LED)，使系統(tǒng)便于與PC機進行數(shù)據(jù)交換和控制。 系統(tǒng)的軟件實現(xiàn)是本文工作的另一重要部分。本文通過對測頻算法的研究，完成了基于VHDL實現(xiàn)的過零檢測法和FFT算法，同時也實現(xiàn)了對接收機信號的自動增益控制、信號采集和與計算機的通信功能等。
標簽： FPGA 多普勒 測頻 系統(tǒng)設(shè)計
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隨著 EDA 技術(shù)及微電子技術(shù)的飛速發(fā)展，現(xiàn)場可編程門陣列(Field Programmable Gate Array，簡稱 FPGA)的性能有了大幅度的提高，F(xiàn)PGA的設(shè)計水平也達到了一個新的高度。基于FPGA的嵌入式系統(tǒng)設(shè)計為現(xiàn)代電子產(chǎn)品設(shè)計帶來了更大的靈活性，以Nios Ⅱ軟核處理器為核心的SOPC(System on Programmable Chip)系統(tǒng)便是把嵌入式系統(tǒng)應(yīng)用在FPGA上的典型例子，本文設(shè)計的指紋識別模塊就是基于FPGA的Nios Ⅱ處理器為核心的SOPC設(shè)計。通過IP核技術(shù)和靈活的軟硬件編程，實現(xiàn)Nios Ⅱ?qū)PGA外圍器件的控制，并對指紋處理算法進行了改進，研究了指紋識別算法到Nios Ⅱ系統(tǒng)的移植。 本文首先闡述了指紋識別模塊的SOPC設(shè)計方案，然后是對模塊的詳細設(shè)計。在硬件方面，完成了指紋識別模塊的 FPGA 硬件設(shè)計，包括 FPGA 內(nèi)部的Nios Ⅱ系統(tǒng)硬件設(shè)計和 FPGA 外圍電路設(shè)計。前者利用 SOPC Builder將Nios Ⅱ處理器、指紋讀取接口 UART、鍵盤與LCD顯示接口、FLASH接口、SDRAM控制器構(gòu)建成NiosⅡ硬件系統(tǒng)，后者是電源和時鐘電路、SDRAM存儲器電路、FLASH存儲器電路、LCD顯示電路、指紋傳感器電路、FPGA 配置電路這些純實物硬件設(shè)計，給出了設(shè)計方法和電路連接圖。 在軟件方面，包括下面兩個內(nèi)容： 完成 FPGA 外圍器件程序設(shè)計，實現(xiàn)對外圍器件的操作。 深入的研究了指紋識別算法。對指紋圖像識別算法中的指紋圖像濾波和匹配算法進行了分析，提出了指紋圖像增強改進算法和匹配改進算法，通過試驗，改進后的指紋圖像濾波算法取得了較好的指紋圖像增強效果。改進后的匹配算法速度較快，誤識率較低。最后研究了指紋識別算法如何在FPGA中的Nios Ⅱ系統(tǒng)的實現(xiàn)。
標簽： FPGA 指紋識別 模塊設(shè)計
上傳用戶：yx007699
本論文在詳細研究MIL-STD-1553B數(shù)據(jù)總線協(xié)議以及參考國外芯片設(shè)計的基礎(chǔ)上，結(jié)合目前新興的EDA技術(shù)和大規(guī)模可編程技術(shù)，提出了一種全新的基于FPGA的1553B總線接口芯片的設(shè)計方法。 從專用芯片實現(xiàn)的具體功能出發(fā)，結(jié)合自頂向下的設(shè)計思想，給出了總線接口的總體設(shè)計方案，考慮到電路的具體實現(xiàn)對結(jié)構(gòu)進行模塊細化。在介紹模擬收發(fā)器模塊的電路設(shè)計后，重點介紹了基于FPGA的BC、RT、MT三種類型終端設(shè)計，最終通過工作方式選擇信號以及其他控制信號將此三種終端結(jié)合起來以達到通用接口的功能。同時給出其設(shè)計邏輯框圖、算法流程圖、引腳說明以及部分模塊的仿真結(jié)果。為了資源的合理利用，對其中相當部分模塊進行復(fù)用。在設(shè)計過程中采用自頂向下、碼型轉(zhuǎn)換中的全數(shù)字鎖相環(huán)、通用異步收發(fā)器UART等關(guān)鍵技術(shù)。本設(shè)計使用VHDL描述，在此基礎(chǔ)之上采用專門的綜合軟件對設(shè)計進行了綜合優(yōu)化，在FPGA芯片EP1K100上得以實現(xiàn)。通過驗證證明該設(shè)計能夠完成BC/RT/MT三種模式的工作，能處理多種消息格式的傳輸，并具有較強的檢錯能力。 最后設(shè)計了總線接口芯片測試系統(tǒng)，選擇TMS320LF2407作為主處理器，測試主要包括主處理器的自發(fā)自收驗證，加入RS232串口調(diào)試過程提高測試數(shù)據(jù)的直觀性。驗證的結(jié)果表明本文提出的設(shè)計方案是合理的。
標簽： 1553B FPGA 總線接口 技術(shù)研究
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利用FPGA的51 ，IP核實現(xiàn)與單片機和ARM的串口通信
標簽： FPGA ARM 51 IP核
上傳時間： 2013-08-05
上傳用戶：lalaruby
基于FPGA數(shù)字頻率計的實現(xiàn)，文中有所有的源代碼，僅供參考。
標簽： FPGA 數(shù)字頻率計
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