This is UART Receiver interface C code Tested on Sparton 3 xilinx FPGA.
標(biāo)簽： interface Receiver Sparton Tested
上傳時(shí)間： 2017-07-24
上傳用戶(hù)：Avoid98
This is UART Transmitter interface C code Tested on Sparton 3 xilinx FPGA.
標(biāo)簽： Transmitter interface Sparton Tested
上傳時(shí)間： 2014-01-25
上傳用戶(hù)：zxc23456789
基于FPGA CPLD設(shè)計(jì)與實(shí)現(xiàn)UART,一聽(tīng)名字就知道，不用再說(shuō)了吧，
標(biāo)簽： FPGA CPLD UART
上傳時(shí)間： 2014-08-09
上傳用戶(hù)：czl10052678
FPGA實(shí)現(xiàn)接收UART數(shù)據(jù)，并將接收的數(shù)據(jù)發(fā)出去
標(biāo)簽： fpga uart
上傳時(shí)間： 2015-05-21
上傳用戶(hù)：947000692ying
NIOS ii 應(yīng)用實(shí)驗(yàn)UART接口測(cè)試cycloen4e FPGA源碼 fpga quartu工程文件, Quartus軟件版本11.0, FPGA型號(hào)為CYCLONE4E系列中的EP4CE6E22C8,可以做為你的學(xué)習(xí)設(shè)計(jì)參考。
標(biāo)簽： uart 接口 cycloen4e fpga
上傳時(shí)間： 2021-10-21
上傳用戶(hù)：shjgzh
該文檔為基于FPGA的UART設(shè)計(jì)的Verilog實(shí)現(xiàn)程序的簡(jiǎn)介資料，講解的還不錯(cuò)，感興趣的可以下載看看…………………………
標(biāo)簽： fpga uart verilog
上傳時(shí)間： 2021-10-23
上傳用戶(hù)：
該文檔為基于FPGA的UART設(shè)計(jì)的Verilog實(shí)現(xiàn)程序簡(jiǎn)介文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2021-11-27
上傳用戶(hù)：默默
該文檔為基于FPGA的UART設(shè)計(jì)實(shí)現(xiàn)及其驗(yàn)證方法講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2021-12-10
上傳用戶(hù)：jiabin
該文檔為基于FPGA的UART設(shè)計(jì)與實(shí)現(xiàn)講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-01-31
上傳用戶(hù)：zhaiyawei
本論文在詳細(xì)研究MIL-STD-1553B數(shù)據(jù)總線(xiàn)協(xié)議以及參考國(guó)外芯片設(shè)計(jì)的基礎(chǔ)上，結(jié)合目前新興的EDA技術(shù)和大規(guī)模可編程技術(shù)，提出了一種全新的基于FPGA的1553B總線(xiàn)接口芯片的設(shè)計(jì)方法。 從專(zhuān)用芯片實(shí)現(xiàn)的具體功能出發(fā)，結(jié)合自頂向下的設(shè)計(jì)思想，給出了總線(xiàn)接口的總體設(shè)計(jì)方案，考慮到電路的具體實(shí)現(xiàn)對(duì)結(jié)構(gòu)進(jìn)行模塊細(xì)化。在介紹模擬收發(fā)器模塊的電路設(shè)計(jì)后，重點(diǎn)介紹了基于FPGA的BC、RT、MT三種類(lèi)型終端設(shè)計(jì)，最終通過(guò)工作方式選擇信號(hào)以及其他控制信號(hào)將此三種終端結(jié)合起來(lái)以達(dá)到通用接口的功能。同時(shí)給出其設(shè)計(jì)邏輯框圖、算法流程圖、引腳說(shuō)明以及部分模塊的仿真結(jié)果。為了資源的合理利用，對(duì)其中相當(dāng)部分模塊進(jìn)行復(fù)用。在設(shè)計(jì)過(guò)程中采用自頂向下、碼型轉(zhuǎn)換中的全數(shù)字鎖相環(huán)、通用異步收發(fā)器UART等關(guān)鍵技術(shù)。本設(shè)計(jì)使用VHDL描述，在此基礎(chǔ)之上采用專(zhuān)門(mén)的綜合軟件對(duì)設(shè)計(jì)進(jìn)行了綜合優(yōu)化，在FPGA芯片EP1K100上得以實(shí)現(xiàn)。通過(guò)驗(yàn)證證明該設(shè)計(jì)能夠完成BC/RT/MT三種模式的工作，能處理多種消息格式的傳輸，并具有較強(qiáng)的檢錯(cuò)能力。 最后設(shè)計(jì)了總線(xiàn)接口芯片測(cè)試系統(tǒng)，選擇TMS320LF2407作為主處理器，測(cè)試主要包括主處理器的自發(fā)自收驗(yàn)證，加入RS232串口調(diào)試過(guò)程提高測(cè)試數(shù)據(jù)的直觀性。驗(yàn)證的結(jié)果表明本文提出的設(shè)計(jì)方案是合理的。
標(biāo)簽： 1553B FPGA 總線(xiàn)接口
上傳時(shí)間： 2013-06-04
上傳用戶(hù)：ayfeixiao
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