VCS-verilog compiled simulator是synopsys公司的產(chǎn)品.其仿真速度相當(dāng)快,而且支持多種調(diào)用方式.該文檔是一個不錯的使用指南.
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仿真的過程編譯Compile VCS對源文件進(jìn)行編譯,生成中間文件和可執(zhí)行文件仿真Simulate運(yùn)行可執(zhí)行文件,對設(shè)計(jì)進(jìn)行仿真調(diào)試通過觀察波形、設(shè)置斷點(diǎn)、追蹤信號、查看schematic等來發(fā)現(xiàn)錯誤...
Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)...
精通Verilog HDL:IC設(shè)計(jì)核心技術(shù)實(shí)例詳解...
專輯類----可編程邏輯器件相關(guān)專輯 Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.rar...
專輯類-可編程邏輯器件相關(guān)專輯-96冊-1.77G Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.pdf...
很棒的Verilog硬件描述語言學(xué)習(xí)資料。 推薦下載!!!...
verilog數(shù)字系統(tǒng)設(shè)計(jì)-夏宇聞教材.rar...
這是華為內(nèi)部的Verilog培訓(xùn)資料,與大家共享啊!!!...
一種流水線CPU的verilog源代碼,里面有各個模塊的源代碼,希望對大家有幫助...