這是我寫的一個關(guān)于fpga verilog的程序希望有對初學(xué)著有幫助
這是我寫的一個關(guān)于fpga verilog的程序希望有對初學(xué)著有幫助...
VCS-verilog技術(shù)資料
?? 資源總數(shù)：3092
?? 源代碼：19934
?? VCS-verilog全部資料 (3092個)
多個Verilog和vhdl程序例子
多個Verilog和vhdl程序例子，可以作為初學(xué)者參考實例，按照電路結(jié)構(gòu)寫出HDL代碼...
fpga-jpeg-verilog在fpga平臺使用verilog語言進行jpeg算法實現(xiàn)
fpga-jpeg-verilog在fpga平臺使用verilog語言進行jpeg算法實現(xiàn)...
Verilog實現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊
Verilog實現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據(jù)通過引腳傳輸給單片機，...
verilog HDL 編寫的PWM
verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10...
dds設(shè)計，生成多種波形，Verilog語言
dds設(shè)計，花了一個星期做的,verilog寫的，可生成多種波形，頻率范圍可上M,性能不錯。...
用Verilog實現(xiàn)基于FPGA的通用分頻器
用Verilog實現(xiàn)基于FPGA的通用分頻器...
verilog 編寫的I2c協(xié)議程序
verilog 編寫的I2c協(xié)議程序，用于cpld讀寫EEPROM...
實現(xiàn)音樂播放的FPGA的實驗源碼（Verilog語言）
這是一個FPGA的實驗源碼，可以實現(xiàn)對一段音樂的播放。用Verilog語言編寫的，對初學(xué)者會有一定的幫助。...
基于Verilog HDL語言的FPGA源程序
本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點主要是可以更快地測頻。實時性更高。...