VERILOG-hdl實踐與應(yīng)用系統(tǒng)設(shè)計
標(biāo)簽： VERILOG-hdl 實踐 應(yīng)用系統(tǒng)
上傳時間： 2013-08-06
上傳用戶：eeworm
精通Verilog HDL：IC設(shè)計核心技術(shù)實例詳解
標(biāo)簽： Verilog HDL IC設(shè)計 核心技術(shù)
上傳時間： 2013-07-24
專輯類----可編程邏輯器件相關(guān)專輯 VERILOG-hdl實踐與應(yīng)用系統(tǒng)設(shè)計-210頁-18.0M.rar
標(biāo)簽： VERILOG-hdl 18.0 210
上傳時間： 2013-07-23
上傳用戶：小宇NVO
專輯類-可編程邏輯器件相關(guān)專輯-96冊-1.77G VERILOG-hdl實踐與應(yīng)用系統(tǒng)設(shè)計-210頁-18.0M.pdf
上傳時間： 2013-04-24
上傳用戶：vodssv
采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計,以及在與其它各種數(shù)字邏輯設(shè)計方法的比較下,顯示出使用Verilog
標(biāo)簽： Verilog FPGA HDL 語言
上傳時間： 2013-07-06
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Verilog HDL程序設(shè)計教程,一本實用的教程，值得一看。
標(biāo)簽： Verilog HDL 程序設(shè)計 教程
上傳時間： 2013-05-26
上傳用戶：cy_ewhat
夏宇聞教授的數(shù)字系統(tǒng)設(shè)計教程Verilog HDL
標(biāo)簽： VERILOG HDL 數(shù)字系統(tǒng)設(shè)計
上傳時間： 2013-07-20
上傳用戶：FFAN
本文利用Verilog HDL 語言自頂向下的設(shè)計方法設(shè)計多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點，并通過Altera QuartusⅡ 4.1 和ModelSim
標(biāo)簽： Verilog HDL 多功能 數(shù)字
上傳時間： 2013-07-21
上傳用戶：ve3344
：視頻圖像采集verilog HDl源程序，視頻解碼芯片部分的，可以供參考
標(biāo)簽： verilog HDl 視頻圖像 源程序
上傳用戶：koulian
人民郵電出版社一書的配套光盤,包含書上所有原代碼,特別是狀態(tài)機部分,值得學(xué)習(xí)
標(biāo)簽： verilog hdl
上傳時間： 2013-05-30
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