VERILOG_HDL源碼， VERILOG_HDL源碼
標簽： VERILOG_HDL 源碼
上傳時間： 2015-11-15
上傳用戶：水口鴻勝電器
VERILOG_HDL源碼 VERILOG_HDL源碼
上傳時間： 2014-12-07
上傳用戶：CHINA526
實時電話計費系統是企業、事業單位信息管理的一個重要組成部分。介紹了一種用FPGA 器件實現電話計費系統 的方法, 并給出了設計框圖和詳細設計過程, 設計采用VERILOG_HDL 硬件語言。
標簽： VERILOG_HDL FPGA 電話 計費系統
上傳時間： 2016-08-24
上傳用戶：lanhuaying
精通VERILOG_HDL語言編程實例程序代碼，基于verilog硬件語言的程序設計實例，主要是數字電路方面
標簽： VERILOG_HDL 語言編程 實例程序 代碼
上傳時間： 2017-02-13
上傳用戶：stampede
VERILOG_HDL語言的LCD12864控制程序
標簽： VERILOG_HDL 12864 LCD 語言
上傳時間： 2013-12-09
上傳用戶：13188549192
VERILOG_HDL語言的PS2控制程序代碼
標簽： VERILOG_HDL PS2 語言 控制
上傳時間： 2014-12-08
上傳用戶：ve3344
VERILOG_HDL的卡梅隆大學講義 很有啟發 英文
標簽： VERILOG_HDL 大學 講義 英文
上傳時間： 2017-06-21
上傳用戶：xuanjie
Verilog+HDL程序設計與實踐（云創工作室）.pdf
標簽： VERILOG_HDL 程序設計 實踐
上傳時間： 2013-04-24
上傳用戶：mfhe2005
實時電話計費系統是企業、事業單位信息管理的一個重要組成部分。介紹了一種用FPGA 器件實現電話計費系統的方法, 并給出了設計框圖和詳細設計過程, 設計采用VERILOG_HDL 硬件語言。
標簽： 電話 單位 信息管理 分
上傳時間： 2013-08-18
上傳用戶：manking0408
本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構成了R-S（255，223）編碼系統；利用Quartus II 9.0作為硬件仿真平臺，用硬件描述語言VERILOG_HDL實現編程，并且通過JTAG接口與EP3C10連接。R-S（Reed-Solomon）碼是一類糾錯能力很強的特殊的非二進制BCH碼，能應對隨機性和突發性錯誤，廣泛應用于各種通信系統中和保密系統中。R-S（255，223）碼能夠檢測32字節長度和糾錯16字節長度的連續數據錯誤信息。
標簽： CycloneIII RS編碼
上傳時間： 2013-11-07
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