一区二区三区美女xx视频,亚洲国产婷婷香蕉久久久久久99,国产精品久久久久久久久图文区

VIRTEX-IIPro

WP373-賽靈思推出Virtex-7,Kintex-7,Artix-7三大全新系列FPGA

　　賽靈思推出的三款全新產品系列不僅發(fā)揮了臺積電28nm 高介電層金屬閘 (HKMG) 高性能低功耗 (HPL) 工藝技術前所未有的功耗、性能和容量優(yōu)勢，而且還充分利用 FPGA 業(yè)界首款統(tǒng)一芯片架構無與倫比的可擴展性，為新一代系統(tǒng)提供了綜合而全面的平臺基礎。目前，隨著賽靈思 7 系列 (Virtex®-7、Kintex™-7 和Artix™-7 系列) 的推出，賽靈思將系統(tǒng)功耗、性價比和容量推到了全新的水平，這在很大程度上要歸功于臺積電 28nm HKMG 工藝出色的性價比優(yōu)勢以及芯片和軟件層面上的設計創(chuàng)新。結合業(yè)經(jīng)驗證的 EasyPath™成本降低技術，上述新系列產品將為新一代系統(tǒng)設計人員帶來無與倫比的價值

標簽： Virtex Kintex Artix FPGA

上傳時間： 2015-01-02

上傳用戶：shuizhibai
Virtex-6 的HDL設計指南

針對Virtex-6 給出了HDL設計指南，其中，賽靈思為每個設計元素給出了四個設計方案元素，并給出了Xilinx認為是最適合你的解決方案。這4個方案包括：實例，推理，CORE Generator或者其他Wizards，宏支持.

標簽： Virtex HDL 設計指南

上傳時間： 2015-01-02

上傳用戶：pinksun9
Virtex-5 GTP Transceiver Wizar

The LogiCORE™ GTP Wizard automates the task of creating HDL wrappers to configure the high-speed serial GTP transceivers in Virtex™-5 LXT and SXT devices. The menu-driven interface allows one or more GTP transceivers to be configured using pre-definedtemplates for popular industry standards, or from scratch, to support a wide variety of custom protocols.The Wizard produces a wrapper, an example design, and a testbench for rapid integration and verification of the serial interface with your custom function Features• Creates customized HDL wrappers to configureVirtex-5 RocketIO™ GTP transceivers• Users can configure Virtex-5 GTP transceivers toconform to industry standard protocols usingpredefined templates, or tailor the templates forcustom protocols• Included protocol templates provide support for thefollowing specifications: Aurora, CPRI, FibreChannel 1x, Gigabit Ethernet, HD-SDI, OBSAI,OC3, OC12, OC48, PCI Express® (PCIe®), SATA,SATA II, and XAUI• Automatically configures analog settings• Each custom wrapper includes example design, testbench; and both implementation and simulation scripts

標簽： Transceiver Virtex Wizar GTP

上傳時間： 2013-10-20

上傳用戶：dave520l
UG203-Virtex-5 PCB設計指南

UG203-Virtex-5 PCB設計指南

標簽： Virtex 203 PCB UG

上傳時間： 2013-10-16

上傳用戶：helmos
UG190 Virtex-5 用戶指南

UG190 Virtex-5 用戶指南

標簽： Virtex 190 UG 用戶

上傳時間： 2015-01-02

上傳用戶：xiaohanhaowei
XAPP713 -Virtex-4 RocketIO誤碼率測試器

The data plane of the reference design consists of a configurable multi-channel XBERT modulethat generates and checks high-speed serial data transmitted and received by the MGTs. Eachchannel in the XBERT module consists of two MGTs (MGTA and MGTB), which physicallyoccupy one MGT tile in the Virtex-4 FPGA. Each MGT has its own pattern checker, but bothMGTs in a channel share the same pattern generator. Each channel can load a differentpattern. The MGT serial rate depends on the reference clock frequency and the internal PMAdivider settings. The reference design can be scaled anywhere from one channel (two MGTs)to twelve channels (twenty-four MGTs).

標簽： RocketIO Virtex XAPP 713

上傳時間： 2013-12-25

上傳用戶：jkhjkh1982
xilinx virtex architecture

xilinx virtex architecture

標簽： architecture xilinx virtex

上傳時間： 2015-02-06

上傳用戶：6546544
xilinx virtex floorprint

xilinx virtex floorprint

標簽： floorprint xilinx virtex

上傳時間： 2014-11-30

上傳用戶：cmc_68289287
VHDL編寫的PCI代碼,PCI2.2兼容,Xillinx Virtex與Spantan II 優(yōu)化,33M主頻,32位寬度,全目標功能等.

VHDL編寫的PCI代碼,PCI2.2兼容,Xillinx Virtex與Spantan II 優(yōu)化,33M主頻,32位寬度,全目標功能等.

標簽： PCI Spantan Xillinx Virtex

上傳時間： 2015-06-03

上傳用戶：大融融rr
SRL16是Virtex器件中的一個移位寄存器查找表。它有4個輸入用來選擇輸出序列的長度。使用XCV50-6器件實現(xiàn)

SRL16是Virtex器件中的一個移位寄存器查找表。它有4個輸入用來選擇輸出序列的長度。使用XCV50-6器件實現(xiàn)，共占用5個Slice。用來生成gold碼。

標簽： Virtex SRL XCV 器件

上傳時間： 2015-06-16

上傳用戶：水中浮云

<nav id="q88o8"></nav>