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VeriLog-HDL

Verilog HDL實(shí)現(xiàn)的I2C Slave模擬

Verilog HDL實(shí)現(xiàn)的I2C Slave模擬

標(biāo)簽： Verilog Slave HDL I2C

上傳時(shí)間： 2014-11-17

上傳用戶：ztj182002
pli_handbook_examples_pc verilog hdl 與C的接口的典型例子

pli_handbook_examples_pc verilog hdl 與C的接口的典型例子

標(biāo)簽： pli_handbook_examples_pc verilog hdl 接口

上傳時(shí)間： 2014-01-17

上傳用戶：change0329
本CD-ROM包括《VeriLog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書(shū)中的全部例子

本CD-ROM包括《VeriLog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書(shū)中的全部例子，這些例子全部通過(guò)了驗(yàn)證。第七章以后的設(shè)計(jì)實(shí)例，不僅有VeriLog-HDL的例子，也附了包括VB、VC++等源程序,甚至將DLL的生成方法也詳盡地作了說(shuō)明。

標(biāo)簽： VeriLog-HDL CD-ROM 實(shí)踐應(yīng)用系統(tǒng)

上傳時(shí)間： 2014-01-19

上傳用戶：lixinxiang
Verilog HDL的PLI子程序接口

Verilog HDL的PLI子程序接口，用于與用戶C程序在2個(gè)方向上傳輸數(shù)據(jù)，可用xilinx ISE，quartusii或modelsim仿真，

標(biāo)簽： Verilog HDL PLI 程序接口

上傳時(shí)間： 2013-12-09

上傳用戶：kr770906
第一章數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念第二章 Verilog HDL設(shè)計(jì)方法概述第三章 Verilog HDL的基本語(yǔ)法第四章不同抽象級(jí)別的Verilog HDL

第一章數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念第二章 Verilog HDL設(shè)計(jì)方法概述第三章 Verilog HDL的基本語(yǔ)法第四章不同抽象級(jí)別的Verilog HDL模型第五章基本運(yùn)算邏輯和它們的Verilog HDL模型第六章運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯

標(biāo)簽： Verilog HDL 數(shù)字信號(hào)處理基本概念

上傳時(shí)間： 2014-01-27

上傳用戶：sclyutian
是一本好書(shū),verilog HDL,a guide to digital design and synthesis

是一本好書(shū),verilog HDL,a guide to digital design and synthesis

標(biāo)簽： synthesis verilog digital design

上傳時(shí)間： 2015-07-14

上傳用戶：熊少鋒
VERILOG HDL 實(shí)際工控項(xiàng)目源碼開(kāi)發(fā)工具 altera quartus2

VERILOG HDL 實(shí)際工控項(xiàng)目源碼開(kāi)發(fā)工具 altera quartus2

標(biāo)簽： quartus2 VERILOG altera HDL

上傳時(shí)間： 2013-12-29

上傳用戶：banyou
硬件描述語(yǔ)言,verilog HDL,實(shí)現(xiàn)了解碼器的設(shè)計(jì)

硬件描述語(yǔ)言,verilog HDL,實(shí)現(xiàn)了解碼器的設(shè)計(jì)

標(biāo)簽： verilog HDL 硬件描述語(yǔ)言解碼器

上傳時(shí)間： 2013-12-22

上傳用戶：sclyutian
Verilog HDL語(yǔ)言編寫(xiě)的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。

Verilog HDL語(yǔ)言編寫(xiě)的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。

標(biāo)簽： Verilog HDL 語(yǔ)言編寫(xiě)

上傳時(shí)間： 2015-07-18

上傳用戶：yulg
Verilog HDL編寫(xiě)的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測(cè)試文件。用Modsim編譯。

Verilog HDL編寫(xiě)的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測(cè)試文件。用Modsim編譯。

標(biāo)簽： Verilog Modsim iout HDL

上傳時(shí)間： 2014-01-15

上傳用戶：lanwei

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VeriLog-HDL

Verilog HDL實(shí)現(xiàn)的I2C Slave模擬

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本CD-ROM包括《VeriLog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書(shū)中的全部例子

Verilog HDL的PLI子程序接口

第一章數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念第二章 Verilog HDL設(shè)計(jì)方法概述第三章 Verilog HDL的基本語(yǔ)法第四章不同抽象級(jí)別的Verilog HDL

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VERILOG HDL 實(shí)際工控項(xiàng)目源碼開(kāi)發(fā)工具 altera quartus2

硬件描述語(yǔ)言,verilog HDL,實(shí)現(xiàn)了解碼器的設(shè)計(jì)

Verilog HDL語(yǔ)言編寫(xiě)的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。

Verilog HDL編寫(xiě)的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測(cè)試文件。用Modsim編譯。