相 關(guān) 資 源

• Verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。免費(fèi)下載

  資源簡介：Verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。

  標(biāo)簽： Verilog Modsim iout HDL

  上傳時(shí)間： 2014-01-15

  上傳用戶：lanwei

• 用匯編寫的串并轉(zhuǎn)換程序免費(fèi)下載

  資源簡介：用匯編寫的串并轉(zhuǎn)換程序，在masm 下調(diào)試

  標(biāo)簽： 匯編 串并轉(zhuǎn)換 程序

  上傳時(shí)間： 2015-05-01

  上傳用戶：klin3139

• 用Verilog HDL編寫的并串轉(zhuǎn)換模塊免費(fèi)下載

  資源簡介：用Verilog HDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件仿真過，也可綜合

  標(biāo)簽： Verilog HDL 編寫 轉(zhuǎn)換模塊

  上傳時(shí)間： 2014-10-10

  上傳用戶：han_zh

• 一個(gè)可綜合的串并轉(zhuǎn)換接口Verilog源代碼免費(fèi)下載

  資源簡介：一個(gè)可綜合的串并轉(zhuǎn)換接口Verilog源代碼

  標(biāo)簽： Verilog 串并轉(zhuǎn)換 接口 源代碼

  上傳時(shí)間： 2014-01-07

  上傳用戶：txfyddz

• 用Verilog HDL編寫的0832源程序免費(fèi)下載

  資源簡介：用Verilog HDL編寫的0832源程序，實(shí)現(xiàn)對(duì)0832實(shí)現(xiàn)D/A轉(zhuǎn)換。也可方便地轉(zhuǎn)換為vHDL源程序。

  標(biāo)簽： Verilog 0832 HDL 編寫

  上傳時(shí)間： 2013-11-25

  上傳用戶：qiao8960

• 用Verilog HDL編寫的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。免費(fèi)下載

  資源簡介：用Verilog HDL編寫的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。

  標(biāo)簽： Verilog fpga HDL 編寫

  上傳時(shí)間： 2017-07-09

  上傳用戶：13681659100

• ：CPLD 可編程技術(shù)具有功能集成度高、設(shè)計(jì)靈活、開發(fā)周期短、成本低等特 點(diǎn)。介紹基于ATMEL 公司的CPLD 芯片ATF1508AS 設(shè)計(jì)的串并轉(zhuǎn)換和高速 USB 及其在高速高精度數(shù)據(jù)采集系統(tǒng)免費(fèi)下載

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  標(biāo)簽： CPLD ATMEL 1508 ATF

  上傳時(shí)間： 2017-09-18

  上傳用戶：SimonQQ

• 這是一個(gè)Verilog HDL編寫的RISC cpu的程序免費(fèi)下載

  資源簡介：這是一個(gè)Verilog HDL編寫的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計(jì)方法。該程序通過了modelsim仿真驗(yàn)證。

  標(biāo)簽： Verilog RISC HDL cpu

  上傳時(shí)間： 2015-03-26

  上傳用戶：qiao8960

• Verilog HDL 編寫的CY7C68013 SLAVE FIFO接口程序免費(fèi)下載

  資源簡介：Verilog HDL 編寫的CY7C68013 SLAVE FIFO接口程序，實(shí)際測試可用。可以直接跟上位機(jī)連接，傳輸數(shù)據(jù)。

  標(biāo)簽： Verilog C68013 68013 SLAVE

  上傳時(shí)間： 2016-10-13

  上傳用戶：ljmwh2000

• 自己編寫的串并變換的fpga程序免費(fèi)下載

  資源簡介：自己編寫的串并變換的fpga程序，使用Verilog語言

  標(biāo)簽： fpga 編寫 變換 程序

  上傳時(shí)間： 2017-02-25

  上傳用戶：zhangliming420

• 利用Verilog HDL編寫的浮點(diǎn)加法器運(yùn)算單元免費(fèi)下載

  資源簡介：利用Verilog HDL編寫的浮點(diǎn)加法器運(yùn)算單元，單精度。

  標(biāo)簽： Verilog HDL 編寫 浮點(diǎn)

  上傳時(shí)間： 2013-11-29

  上傳用戶：王慶才

• 用Verilog HDL編寫的秒表設(shè)計(jì)免費(fèi)下載

  資源簡介：用Verilog HDL編寫的秒表設(shè)計(jì)，可以實(shí)現(xiàn)百分之一秒，十分之一秒，秒，十秒等功能。

  標(biāo)簽： Verilog HDL 編寫 秒表設(shè)計(jì)

  上傳時(shí)間： 2017-07-09

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• Verilog HDL 編寫的PWM免費(fèi)下載

  資源簡介：Verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10

  標(biāo)簽： Verilog HDL PWM 編寫

  上傳時(shí)間： 2013-08-30

  上傳用戶：aa54

• Verilog HDL編寫的CPU模型免費(fèi)下載

  資源簡介：Verilog HDL編寫的CPU模型，很經(jīng)典，比較通用

  標(biāo)簽： Verilog HDL CPU 編寫

  上傳時(shí)間： 2013-12-24

  上傳用戶：龍飛艇

• Verilog HDL編寫的總線功能模型免費(fèi)下載

  資源簡介：Verilog HDL編寫的總線功能模型，十分有用，需要的下載

  標(biāo)簽： Verilog HDL 編寫 總線

  上傳時(shí)間： 2013-12-20

  上傳用戶：ls530720646

• Verilog HDL 編寫的PWM免費(fèi)下載

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  標(biāo)簽： Verilog HDL PWM 編寫

  上傳時(shí)間： 2015-09-05

  上傳用戶：gdgzhym

• Verilog HDL編寫的出租車計(jì)費(fèi)系統(tǒng)免費(fèi)下載

  資源簡介：Verilog HDL編寫的出租車計(jì)費(fèi)系統(tǒng)

  標(biāo)簽： Verilog HDL 編寫 出租車計(jì)費(fèi)系統(tǒng)

  上傳時(shí)間： 2015-11-20

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• 用Verilog HDL編寫的一些例程免費(fèi)下載

  資源簡介：用Verilog HDL編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了

  標(biāo)簽： Verilog HDL 編寫

  上傳時(shí)間： 2013-12-20

  上傳用戶：fhzm5658

• Verilog HDL編寫的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來實(shí)現(xiàn)免費(fèi)下載

  資源簡介：Verilog HDL編寫的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來實(shí)現(xiàn)

  標(biāo)簽： Verilog CPLD HDL 編寫

  上傳時(shí)間： 2016-06-12

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• 用Verilog HDL編寫的VGA顯示驅(qū)動(dòng)程序免費(fèi)下載

  資源簡介：用Verilog HDL編寫的VGA顯示驅(qū)動(dòng)程序

  標(biāo)簽： Verilog HDL VGA 編寫

  上傳時(shí)間： 2013-12-09

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• Verilog HDL編寫的4條指令CPU免費(fèi)下載

  資源簡介：Verilog HDL編寫的4條指令CPU

  標(biāo)簽： Verilog HDL CPU 編寫

  上傳時(shí)間： 2014-01-27

  上傳用戶：Ants

• 這是asp.net^和Visual C++Sharp編寫的串并口通訊的書籍 源代碼免費(fèi)下載

  資源簡介：這是asp.net^和Visual C++Sharp編寫的串并口通訊的書籍 源代碼，對(duì)于學(xué)習(xí)串口程序很有 幫助

  標(biāo)簽： Visual Sharp asp net

  上傳時(shí)間： 2014-01-22

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• 該文件時(shí)RAM的源文件和測試文件以及仿真文件免費(fèi)下載

  資源簡介：該文件時(shí)RAM的源文件和測試文件以及仿真文件

  標(biāo)簽： RAM 測試 仿真

  上傳時(shí)間： 2013-12-19

  上傳用戶：skhlm

• flash音樂播放器 一個(gè)非常漂亮的韓國mp3播放器 包含源文件和.swf文件免費(fèi)下載

  資源簡介：flash音樂播放器 一個(gè)非常漂亮的韓國mp3播放器 包含源文件和.swf文件

  標(biāo)簽： flash mp3 swf 音樂播放器

  上傳時(shí)間： 2014-01-24

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• 基于FPGA的多路高速串并轉(zhuǎn)換器設(shè)計(jì)免費(fèi)下載

  資源簡介：高速串并轉(zhuǎn)換器的設(shè)計(jì)是FPGA 設(shè)計(jì)的一個(gè)重要方面,傳統(tǒng)設(shè)計(jì)方法由于采用FPGA 的內(nèi)部邏輯資源來實(shí)現(xiàn),從而限制了串并轉(zhuǎn)換的速度。該研究以網(wǎng)絡(luò)交換調(diào)度系統(tǒng)的FGPA 驗(yàn)證平臺(tái)中多路高速串并轉(zhuǎn)換器的設(shè)計(jì)為例,詳細(xì)闡述了1 :8DDR 模式下高速串并轉(zhuǎn)換器的設(shè)計(jì)方法和16...

  標(biāo)簽： FPGA 多路 串并轉(zhuǎn)換

  上傳時(shí)間： 2013-11-03

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• 基于FPGA的多路高速串并轉(zhuǎn)換器設(shè)計(jì)免費(fèi)下載

  資源簡介：高速串并轉(zhuǎn)換器的設(shè)計(jì)是FPGA 設(shè)計(jì)的一個(gè)重要方面,傳統(tǒng)設(shè)計(jì)方法由于采用FPGA 的內(nèi)部邏輯資源來實(shí)現(xiàn),從而限制了串并轉(zhuǎn)換的速度。該研究以網(wǎng)絡(luò)交換調(diào)度系統(tǒng)的FGPA 驗(yàn)證平臺(tái)中多路高速串并轉(zhuǎn)換器的設(shè)計(jì)為例,詳細(xì)闡述了1 :8DDR 模式下高速串并轉(zhuǎn)換器的設(shè)計(jì)方法和16...

  標(biāo)簽： FPGA 多路 串并轉(zhuǎn)換

  上傳時(shí)間： 2013-11-17

  上傳用戶：hxy200501

• 基于Verilog HDL語言的FPGA源程序免費(fèi)下載

  資源簡介：本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點(diǎn)主要是可以更快地測頻。實(shí)時(shí)性更高。

  標(biāo)簽： Verilog FPGA HDL 語言

  上傳時(shí)間： 2013-09-01

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• 本原碼是基于Verilog HDL語言的FPGA原程序免費(fèi)下載

  資源簡介：本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點(diǎn)主要是可以更快地測頻。實(shí)時(shí)性更高。

  標(biāo)簽： Verilog FPGA HDL 語言

  上傳時(shí)間： 2015-08-04

  上傳用戶：15071087253

• 用VHDL編寫的并串轉(zhuǎn)換和串并轉(zhuǎn)換實(shí)例免費(fèi)下載

  資源簡介：用VHDL編寫的并串轉(zhuǎn)換和串并轉(zhuǎn)換實(shí)例，希望對(duì)您有所幫助，其中輸入數(shù)據(jù)是時(shí)鐘的16倍

  標(biāo)簽： VHDL 編寫 串并轉(zhuǎn)換 轉(zhuǎn)換

  上傳時(shí)間： 2015-06-08

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• 本文分別以GPI0口直接連接、串并轉(zhuǎn)換連接、CPLD分部連接三種方法闡述了無外部總線的Philips ARM微控制器LPC2l0X與點(diǎn)陣圖形液晶顯示器的接口設(shè)計(jì),并給出了硬件電路框圖和主要程序。免費(fèi)下載

  資源簡介：本文分別以GPI0口直接連接、串并轉(zhuǎn)換連接、CPLD分部連接三種方法闡述了無外部總線的Philips ARM微控制器LPC2l0X與點(diǎn)陣圖形液晶顯示器的接口設(shè)計(jì),并給出了硬件電路框圖和主要程序。

  標(biāo)簽： Philips LPC2l0X GPI0 CPLD

  上傳時(shí)間： 2014-01-22

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