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這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌 HDL 設(shè)計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計代碼并 夠進(jìn)行一些簡單設(shè)計的Verilog HDL建模。
標(biāo)簽： Verilog HDL 華為 培訓(xùn)教程
上傳時間： 2016-05-20
上傳用戶：it男一枚
FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計改善即時應(yīng)用性能，臺灣人寫的，關(guān)于FPGA應(yīng)用的技術(shù)文章
標(biāo)簽： FPGA 嵌入式 系統(tǒng) 性能
上傳時間： 2014-01-17
上傳用戶：ljt101007
《Windows 95 系統(tǒng)程式設(shè)計 大奧秘》PDF書含例子 .rar是候捷翻譯的一本好書
標(biāo)簽： Windows 95
上傳時間： 2014-11-14
上傳用戶：hakim
介紹數(shù)據(jù)包捕獲的基本原理,對VB6.0的捕獲工具PacketVB的屬性、事件和方法進(jìn)行了說明,給出利用該工具進(jìn)行網(wǎng)絡(luò)數(shù)據(jù)包的捕獲,并對捕獲到的數(shù)據(jù)進(jìn)行數(shù)據(jù)鏈路層協(xié)議的分析.
標(biāo)簽： PacketVB 6.0 數(shù)據(jù)包 VB
上傳時間： 2013-12-23
上傳用戶：氣溫達(dá)上千萬的
本文檔是一個使用VERILOG語言所討論的上SDRAM的基本原理！
標(biāo)簽： VERILOG SDRAM 文檔 語言
上傳時間： 2016-06-11
上傳用戶：bruce
_Wiley_Synthesis_of_Arithmetic_Circuits_-_FPGA_ASIC_and_Embedded_Systems_(2006)_-_DDU一些硬體設(shè)計教學(xué)文件
標(biāo)簽： Wiley_Synthesis_of_Arithmetic_Cir FPGA_ASIC_and_Embedded_Systems cuits 2006
上傳時間： 2016-06-13
上傳用戶：bjgaofei
javascript範(fàn)例show 表單設(shè)計.動態(tài)表現(xiàn)
標(biāo)簽： javascript show
上傳時間： 2016-07-02
上傳用戶：pompey
能夠讀取USB設(shè)備路徑,並能夠顯示VID,PID,版本等信息
標(biāo)簽： USB PID VID 版本
上傳時間： 2013-12-24
上傳用戶：jkhjkh1982
包含了四位計數(shù)器等基本數(shù)字模塊的的verilog HDL程序代碼,該功能實現(xiàn),可以直接利用DC進(jìn)行綜合,得到硬件電路,亦能夠轉(zhuǎn)換成VHDL語言進(jìn)行綜合
標(biāo)簽： verilog VHDL HDL 計數(shù)器
上傳時間： 2013-12-19
上傳用戶：hopy
提供tiff檔案的讀取與轉(zhuǎn)換！內(nèi)含lib與dll及標(biāo)題檔等資料供設(shè)計者參考！
標(biāo)簽： tiff lib dll
上傳時間： 2016-08-11
上傳用戶：王小奇
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