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Verilog HDL代碼書寫規(guī)(guī)范

I2C verilog 源代碼非常好的代碼

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基于FPGA的多功能數(shù)字鐘的設計與實現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼

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用FPGA verilog hdl實現(xiàn)千兆以太網(wǎng)MAC。

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0到255任意整數(shù)半整數(shù)分頻Verilog HDL.rar

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利用Verilog HDL對AD7705進行控制ADC采樣

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這是我用verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.

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很好的多功能數(shù)字鐘的HDL代碼不可多得的哦

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FPGA與PC串口通信的Verilog HDL 程序

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有實驗結果,用MOSIN6編寫的,是Verilog HDL語言實現(xiàn)的. 練習三利用條件語句實現(xiàn)計數(shù)分頻時序電路實驗目的： 1. 掌握條件語句在簡單時序模塊設計中的使用； 2. 學習在Ver

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精通verilog HDL語言編程源碼之6--CORDIC數(shù)字計算機的設計

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