Verilog HDL 高級數(shù)字設計源碼 _chapter4
標簽： Verilog chapter HDL 數(shù)字設計
上傳時間： 2014-01-03
上傳用戶：cooran
Verilog HDL 高級數(shù)字設計源碼 _chapter5
上傳時間： 2013-12-26
上傳用戶：agent
VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高級數(shù)字設計源碼ch6
標簽： VerilogHDL_advanced_digital_desig n_code_Ch Verilog HDL
上傳時間： 2016-02-12
上傳用戶：lmeeworm
VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高級數(shù)字設計 源碼ch7
上傳時間： 2013-12-23
上傳用戶：ghostparker
實現(xiàn)簡單的UART功能,在QUARTUS4.0下編譯通過,采用VERILOG HDL編寫.
標簽： QUARTUS VERILOG UART 4.0
上傳時間： 2013-12-18
上傳用戶：hfmm633
用verilog hdl編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了
標簽： verilog hdl 編寫
上傳時間： 2013-12-20
上傳用戶：fhzm5658
Generic FIFO, writen in verilog hdl
標簽： Generic verilog writen FIFO
上傳時間： 2016-02-18
上傳用戶：zwei41
Design and Test_Verilog HDL——EDA先鋒工作室《設計與驗證—Verilog HDL》配書源代碼，很多使用的實例，并有說明，是學習Verilog 不可多得的好資料。
標簽： Test_Verilog HDL Verilog Design
上傳用戶：youlongjian0
數(shù)字時鐘顯示模塊,用VERILOG HDL 實現(xiàn)
標簽： VERILOG HDL 數(shù)字時鐘 顯示模塊
上傳時間： 2016-03-03
上傳用戶：yiwen213
基于Verilog HDL設計的多功能數(shù)字鐘，有興趣的
標簽： Verilog HDL 多功能 數(shù)字
上傳時間： 2013-11-26
上傳用戶：宋桃子
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