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• VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高級數(shù)字設(shè)計源碼ch6免費(fèi)下載

  資源簡介：VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高級數(shù)字設(shè)計源碼ch6

  標(biāo)簽： VerilogHDL_advanced_digital_desig n_code_Ch Verilog HDL

  上傳時間： 2016-02-12

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• VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高級數(shù)字設(shè)計 源碼ch7免費(fèi)下載

  資源簡介：VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高級數(shù)字設(shè)計 源碼ch7

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  上傳時間： 2013-12-23

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• Verilog HDL 高級數(shù)字設(shè)計源碼 _chapter4免費(fèi)下載

  資源簡介：Verilog HDL 高級數(shù)字設(shè)計源碼 _chapter4

  標(biāo)簽： Verilog chapter HDL 數(shù)字設(shè)計

  上傳時間： 2014-01-03

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• Verilog HDL 高級數(shù)字設(shè)計源碼 _chapter5免費(fèi)下載

  資源簡介：Verilog HDL 高級數(shù)字設(shè)計源碼 _chapter5

  標(biāo)簽： Verilog chapter HDL 數(shù)字設(shè)計

  上傳時間： 2013-12-26

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• Vlerilog HDL高級數(shù)字設(shè)計源碼免費(fèi)下載

  資源簡介：Vlerilog HDL高級數(shù)字設(shè)計源碼，有興趣者可以來看看，保證是完整版

  標(biāo)簽： Vlerilog HDL 數(shù)字設(shè)計 源碼

  上傳時間： 2013-12-29

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• VerilogHDL_advanced_digital_design_code_Ch8 VerilogHDL高級數(shù)字設(shè)計源碼Ch8免費(fèi)下載

  資源簡介：VerilogHDL_advanced_digital_design_code_Ch8 VerilogHDL高級數(shù)字設(shè)計源碼Ch8

  標(biāo)簽： VerilogHDL_advanced_digital_desig VerilogHDL n_code_Ch Ch8

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• VerilogHDL_advanced_digital_design_code_Ch9 VerilogHDL高級數(shù)字設(shè)計源碼Ch9免費(fèi)下載

  資源簡介：VerilogHDL_advanced_digital_design_code_Ch9 VerilogHDL高級數(shù)字設(shè)計源碼Ch9

  標(biāo)簽： VerilogHDL_advanced_digital_desig VerilogHDL n_code_Ch Ch9

  上傳時間： 2016-02-13

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• VerilogHDL_advanced_digital_design_code_Ch10 VerilogHDL高級數(shù)字設(shè)計源碼Ch10免費(fèi)下載

  資源簡介：VerilogHDL_advanced_digital_design_code_Ch10 VerilogHDL高級數(shù)字設(shè)計源碼Ch10

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  上傳時間： 2016-02-13

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• VerilogHDL_advanced_digital_design_code_Ch11 VerilogHDL高級數(shù)字設(shè)計源碼Ch免費(fèi)下載

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  標(biāo)簽： VerilogHDL_advanced_digital_desig VerilogHDL n_code_Ch 11

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• VerilogHDL_advanced_digital_design_code_Clock_generator VerilogHDL高級數(shù)字設(shè)計源碼Clock_generator免費(fèi)下載

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  標(biāo)簽： VerilogHDL_advanced_digital_desig n_code_Clock_generator Clock_generator Verilog

  上傳時間： 2016-02-13

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• javascript高級程序設(shè)計 源碼免費(fèi)下載

  資源簡介：javascript高級程序設(shè)計 源碼，請登錄下載

  標(biāo)簽： javascript 程序設(shè)計 源碼

  上傳時間： 2016-01-30

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• 一個嵌入式RISC CPU 的Verilog 設(shè)計源碼免費(fèi)下載

  資源簡介：一個嵌入式RISC CPU 的Verilog 設(shè)計源碼，可綜合。內(nèi)含詳細(xì)的設(shè)計文擋。

  標(biāo)簽： Verilog RISC CPU 嵌入式

  上傳時間： 2015-04-16

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• java方面較高級的程序設(shè)計源碼 共十四個例子源碼免費(fèi)下載

  資源簡介：java方面較高級的程序設(shè)計源碼 共十四個例子源碼

  標(biāo)簽： java 源碼 方面 程序設(shè)計

  上傳時間： 2014-01-03

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• VerilogHDL高級數(shù)字設(shè)計書中源代碼適合學(xué)習(xí)Verilog編程者學(xué)習(xí)免費(fèi)下載

  資源簡介：VerilogHDL高級數(shù)字設(shè)計書中源代碼適合學(xué)習(xí)Verilog編程者學(xué)習(xí)

  標(biāo)簽： VerilogHDL Verilog 數(shù)字設(shè)計 源代碼

  上傳時間： 2014-01-15

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• 基于STC8A8K64S4A12單片機(jī)設(shè)計的數(shù)字溫度計源碼免費(fèi)下載

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  標(biāo)簽： 單片機(jī) 數(shù)字溫度計

  上傳時間： 2022-01-15

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• 大學(xué)VHDL實驗數(shù)字鐘源碼免費(fèi)下載

  資源簡介：大學(xué)VHDL實驗數(shù)字鐘源碼，有的專業(yè)數(shù)字電路實驗設(shè)計也有要求做的。

  標(biāo)簽： VHDL 大學(xué) 實驗 數(shù)字

  上傳時間： 2014-01-25

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• 精通Verilog HDL：IC設(shè)計核心技術(shù)實例詳解免費(fèi)下載

  資源簡介：精通Verilog HDL：IC設(shè)計核心技術(shù)實例詳解

  標(biāo)簽： Verilog HDL IC設(shè)計 核心技術(shù)

  上傳時間： 2013-07-24

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• 實現(xiàn)基于CPLD的CCD采集系統(tǒng)設(shè)計源碼.rar免費(fèi)下載

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  標(biāo)簽： CPLD CCD 采集

  上傳時間： 2013-04-24

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• 學(xué)習(xí)USB2.0驅(qū)動程序設(shè)計源碼免費(fèi)下載

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  標(biāo)簽： USB 2.0 驅(qū)動 程序設(shè)計

  上傳時間： 2013-06-04

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• CPLD的CCD采集系統(tǒng)設(shè)計源碼免費(fèi)下載

  資源簡介：實現(xiàn)基于CPLD的CCD采集系統(tǒng)設(shè)計源碼

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  上傳時間： 2013-08-18

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• CPLD與8051的總線接口的VHDL設(shè)計源碼及原理圖和說明免費(fèi)下載

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  標(biāo)簽： CPLD 8051 VHDL 總線接口

  上傳時間： 2013-09-01

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• 實現(xiàn)基于CPLD的CCD采集系統(tǒng)設(shè)計源碼免費(fèi)下載

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  上傳時間： 2013-09-04

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• JAVA2游戲程序設(shè)計源碼 配盤免費(fèi)下載

  資源簡介：JAVA2游戲程序設(shè)計源碼 配盤

  標(biāo)簽： JAVA2 游戲程序 源碼

  上傳時間： 2014-01-26

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• 圖庫管理系統(tǒng)設(shè)計源碼免費(fèi)下載

  資源簡介：圖庫管理系統(tǒng)設(shè)計源碼

  標(biāo)簽： 圖庫 管理系統(tǒng) 源碼

  上傳時間： 2015-01-19

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• windows 程序設(shè)計源碼6-10免費(fèi)下載

  資源簡介：windows 程序設(shè)計源碼6-10

  標(biāo)簽： windows 10 程序設(shè)計 源碼

  上傳時間： 2013-12-24

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• windows 程序設(shè)計源碼11-15免費(fèi)下載

  資源簡介：windows 程序設(shè)計源碼11-15

  標(biāo)簽： windows 11 15 程序設(shè)計

  上傳時間： 2015-01-20

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  標(biāo)簽： 源碼 畢業(yè)設(shè)計 管理信息系統(tǒng) 文檔

  上傳時間： 2015-02-06

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• 此設(shè)計采用Verilog HDL硬件語言設(shè)計,在掌宇開發(fā)板上實現(xiàn). 將整個電路分為兩個子模塊免費(fèi)下載

  資源簡介：此設(shè)計采用Verilog HDL硬件語言設(shè)計,在掌宇開發(fā)板上實現(xiàn). 將整個電路分為兩個子模塊，一個提供同步信號（H_SYNC和V_SYNC）及像素位置信息；另一個接收像素位置信息，并輸出顏色信號。這樣便于進(jìn)行圖形修改，同時也容易實現(xiàn)

  標(biāo)簽： Verilog HDL 硬件語言設(shè)計 開發(fā)板

  上傳時間： 2015-04-11

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  資源簡介：Windows環(huán)境下32位匯編語言程序設(shè)計源碼.rar

  標(biāo)簽： Windows 環(huán)境 匯編語言

  上傳時間： 2013-12-18

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• 實時語音信號處理系統(tǒng)設(shè)計源碼免費(fèi)下載

  資源簡介：實時語音信號處理系統(tǒng)設(shè)計源碼，基于TMS320C6711的，還有AD535 Codec介紹及其在系統(tǒng)設(shè)計中的應(yīng)用。

  標(biāo)簽： 語音信號處理 系統(tǒng)設(shè)計 源碼

  上傳時間： 2013-11-27

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