介紹Verilog hdl, 內(nèi)容包括：
– Verilog應用
– Verilog語言的構(gòu)成元素
– 結(jié)構(gòu)級描述及仿真
– 行為級描述及仿真
– 延時的特點及說明
– 介紹Verilog testbench
• 激勵和控制和描述
• 結(jié)果的產(chǎn)生及驗證
– 任務(wù)task及函數(shù)function
– 用戶定義的基本單元(primitive)
– 可綜合的Verilog描述風格
標簽：
Verilog
HDL
仿真
語言
上傳時間：
2013-12-19
上傳用戶：shanml
