基于微處理器的數字PID控制器改變了傳統模擬PID控制器參數整定不靈活的問題。但是常規微處理器容易在環境惡劣的情況下出現程序跑飛的問題,如果實現PID軟算法的微處理器因為強干擾或其他原因而出現故障,會引起輸出值的大幅度變化或停止響應。而FPGA的應用可以從本質上解決這個問題。因此,利用FPGA開發技術,實現智能控制器算法的芯片化,使之能夠廣泛的用于各種場合,具有很大的應用意義。 首先分析FPGA的內部結構特點,總結FPGA設計技術及開發流程,指出實現結構優化設計,降低設計難度,是擴展設計功能、提高芯片性能和產品性價比的關鍵。控制系統由四個模塊組成,主要包括核心控制器模塊、輸入輸出模塊以及人機接口。其中控制器部分為系統的關鍵部件。在分析FPGA設計結構類型和特點的基礎上,提出一種基于FPGA改進型并行結構的PID溫度控制器設計方法。在PID算法與FPGA的運算器邏輯映像過程中,采用將補碼的加法器代替減法器設計,增加整數運算結果的位擴展處理,進行不同數據類型的整數歸一化等不同角度的處理方法融合為一體,可以有效地減少邏輯運算部件。應用Ouartus Ⅱ圖形輸入與Verilog hdl語言相結合設計實現了PID控制器,用Modelsim仿真驗證了設計結果的正確性,用Synplify Pro進行電路綜合,在Quaitus Ⅱ軟件中實現布局布線,最后生成FPGA的編程文件。根據控制系統的要求,論文設計完成了12位模數AD轉換器、數據顯示器、按鍵等相關外圍接口電路。 將一階、純滯后、大慣性電阻爐溫作為控制對象,以EP1C3T144 FPGA為核心,構建PID控制系統。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0~400℃的條件下,實驗結果表明,達到無超調的穩定控制要求,為降低FPGA實現PID控制器的設計難度提供了有效的方法。
上傳時間: 2013-06-13
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數據采集處理技術是現代信號處理的基礎,廣泛應用于雷達、聲納、軟件無線電、瞬態信號測試等領域。隨著信息科學的飛速發展,人們面臨的信號處理任務越來越繁重,對數據采集處理系統的要求也越來越高。近年來FPGA由于其設計靈活性、更強的適應性及可重構性,結合SDRAM的高速、大容量、價格優勢,在設計高速實時數據采集系統時受到了廣泛的關注。 本課題重點研究了基于FPGA與DDR2-SDRAM的高速實時數據采集系統的設計與實現技術,為需要大容量存儲器的系統設計提供了新的思路。在深入研究了DDR2-SDRAM器件的基本構造與工作原理的基礎上,結合成熟的商業化IP核,提出了基于FPGA與DDR2-SDRAM的高速實時數據采集系統的設計方案,并從總體設計構想到各邏輯細節實現都進行了詳細描述。根據DDR2-SDRAM的特點,選擇合適的內存調度方案,采用Verilog hdl語言設計實現了該高速實時數據采集系統,并對系統功能進行驗證與分析,結果表明本設計完全能夠滿足系統的性能指標。
上傳時間: 2013-06-24
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數字濾波器是現代數字信號處理系統的重要組成部分之一。ⅡR數字濾波器又是其中非常重要的一類慮波器,因其可以較低的階次獲得較高的頻率選擇特性而得到廣泛應用。 本文研究了ⅡR數字濾波器的常用設計方法,在分析各種ⅡR實現結構的基礎上,利用MATLAB針對并聯型結構的ⅡR數字濾波器做了多方面的仿真,從理論分析和仿真情況確定了所要設計的ⅡR數字濾波器的實現結構以及中間數據精度。然后基于FPGA的結構特點,研究了ⅡR數字濾波器的FPGA設計與實現,提出應用流水線技術和并行處理技術相結合的方式來提高ⅡR數字濾波器處理速度的方法,同時又從ⅡR數字濾波器的結構特性出發,提出利用ⅡR數字濾波器的分解技術來改善ⅡR濾波器的設計。在ⅡR實現方面,本文采用Verilog hdl語言編寫了相應的硬件實現程序,將內置SignalTap Ⅱ邏輯分析器的ⅡR設計下載到FPGA芯片,并利用Altera公司的SignalTap Ⅱ邏輯分析儀進行了定性測試,同時利用HP頻譜儀進行定性與定量的觀測,仿真與實驗測試結果表明設計方法正確有效。
上傳時間: 2013-04-24
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眾所周知,信息傳輸的核心問題是有效性和可靠性,調制解調技術的發展正是體現了這一思想。從最早的模擬調幅調頻技術的日益完善,到現在數字調制技術的廣泛運用,使得信息的傳輸更為有效和可靠。QAM調制作為一種新的調制技術,因其具有很高的頻帶利用率而得到了廣泛的應用。 本文對基于FPGA的16QAM調制解調進行了討論和研究。首先對16QAM調制解調原理進行了闡述,建立了16QAM調制解調系統的數學模型,然后通過分析提出了基于FPGA的16QAM調制解調系統的設計方案。最后編寫Verilog代碼實現了算法仿真。 FPGA芯片采用的是Altera公司的大規模集成電路芯片Cyclone系列的EPlC20F32417,并通過軟件編程對其進行了相關調試。文中詳細介紹了基帶成形濾波器、載波恢復和定時同步的基本原理及其設計方法。首先用Matlab對整個16QAM系統進行了軟件仿真;然后用硬件描述語言Verilog hdl在QuartusⅡ環境下完成了系統關鍵算法的編寫、行為仿真和綜合,最后詳細闡述了異步串口(UART)的FPGA實現,把我們編寫的Verilog程序下載到EPlC20F32417芯片上效果很好。
上傳時間: 2013-04-24
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隨著信息技術和計算機技術的飛速發展,數字信號處理已經逐漸發展成一門關鍵的技術科學。圖像處理作為一種重要的現代技術,己經在通信、航空航天、遙感遙測、生物醫學、軍事、信息安全等領域得到廣泛的應用。圖像處理特別是高分辨率圖像實時處理的實現技術對相關領域的發展具有深遠意義。另外,現場可編程門陣列FPGA和高效率硬件描述語言Verilog hdl的結合,大大變革了電子系統的設計方法,加速了系統的設計進程,為圖像壓縮系統的實現提供了硬件支持和軟件保障。 本文主要包括以下幾個方面的內容: (1)結合某工程的具體需求,設計了一種基于FPGA的圖像壓縮系統,核心硬件選用XILINX公司的Virtex-Ⅱ Pro系列FPGA芯片,存儲器件選用MICRON公司的MT48LC4M16A2SDRAM,圖像壓縮的核心算法選用近無損壓縮算法JPEG-LS。 (2)用Verilog硬件描述語言實現了JPEG-LS標準中的基本算法,為課題組成員進行算法改進提供了有力支持。 (3)用Verilog硬件描述語言設計并實現了SDRAM控制器模塊,使核心壓縮模塊能夠方便靈活地訪問片外存儲器。 (4)構建了圖像壓縮系統的測試平臺,對實現的SDRAM控制器模塊和JPEG-LS基本算法模塊進行了軟件仿真測試和硬件測試,驗證了其功能的正確性。
上傳時間: 2013-04-24
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隨著數字電子技術的發展,數字信號處理技術廣泛應用于通訊、語音處理、計算機和多媒體等領域。快速傅里葉變換FFT作為數字信號處理的核心技術之一,使離散傅里葉變換的運算時間縮短了幾個數量級。 現場可編程門陣列FPGA是近年來迅速發展起來的新型可編程器件。隨著它的不斷應用,使電子設計的規模和集成度不斷提高,同時也帶來了電子系統設計方法和設計思想的不斷推陳出新。 本文主要研究如何利用FPGA實現FFT處理器,包括算法選取、算法驗證、系統結構設計、各個模塊設計、FPGA實現和測試整個流程。設計采用基-2按時間抽取算法,以XILINX公司提供的ISE6.1為軟件平臺,利用Verilog hdl描述的方式實現了512點16bits復數塊浮點結構的FFT系統,并以FPGA芯片VirtexⅡXC2V1000為硬件平臺,進行了仿真、綜合等工作。仿真結果表明其計算結果達到了一定的精度,運算速度可以滿足一般實時信號處理的要求。
上傳時間: 2013-04-24
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甚短距離傳輸(VSR)是一種用于短距離(約300 m~600m)內進行數據傳輸的光傳輸技術.它主要應用于網絡中的交換機、核心路由器(CR)、光交叉連接設備(OXC)、分插復用器(ADM)和波分復用(WDM)終端等不同層次設備之間的互連,具有構建方便、性能穩定和成本低等優點,是光通信技術發展的一個全新領域,逐漸成為國際通用的標準技術,成為全光網的一個重要組成部分. 本文深入研究了VSR并行光傳輸系統,完成了VSR技術的核心部分--轉換器子系統的設計與實現,使用現場可編程陣列FPGA(Field Programmable GateArray)來完成轉換器電路的設計和功能實現.深入研究現有VSR4-1.0和VSR4-3.0兩種并行傳輸標準,在其技術原理的基礎上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統總吞吐量大的優勢,為將來向更高速率升級提供了依據.根據萬兆以太網的技術特點和傳輸要求,提出并設計了用VSR技術實現局域和廣域萬兆以太網在較短距離上的高速互連的系統方案,成功地將VSR技術移植到萬兆以太網上,實現低成本、構建方便和性能穩定的高速短距離傳輸. 本文所有的設計均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實現,采用Altera的Quartus Ⅱ開發工具和 Verilog hdl硬件描述語言完成了VSR4-1.0轉換器集成電路和萬兆以太網的SERDES的設計和仿真,并給出了各模塊的電路結構和仿真結果.仿真的結果表明,所有的設計均能正確的實現各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統的要求.
上傳時間: 2013-07-14
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SoC(System On a Chip)又稱為片上系統,是指將微處理器、模擬IP核、數字IP核和存儲器(或片外存儲器接口)集成在單一芯片上。SoC產品不斷朝著體積小、功能強的方向發展,芯片內部整合越來越多的功能。ARM架構作為嵌入式系統流行的應用,其應用的擴展面臨軟件擴充的問題,而X86平臺上卻有很多軟件資源。若將已有的X86軟件移植到ARM平臺,則可以在一定程度上解決軟件擴充的問題。 本論文針對X86指令在ARM中兼容的應用,以智能手機的應用為例,提出了基于ARM嵌入式平臺,使用X86指令到ARM指令的二進制翻譯模塊,達到對X86指令的兼容。主要研究ARM公司的片上總線系統——AMBA AHB和AMBA APB片上總線標準。對Multi-layer總線結構進行研究,分析了Multi-layer AHB系統中使用的Bus Matrix模塊的結構,從Bus Matrix模塊的內部矩陣結構和系統架構兩方面針對系統的特點作出優化。 最后介紹了論文采用的事物級模型與Verilog hdl協同仿真的方法和系統的控制過程,通過仿真結果的比較,驗證了利用二進制翻譯模塊實現X86指令執行的可行性和優化后的架構較適合于X86翻譯系統的應用。
上傳時間: 2013-06-28
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由于信道中存在干擾,數字信號在信道中傳輸的過程中會產生誤碼.為了提高通信質量,保證通信的正確性和可靠性,通常采用差錯控制的方法來糾正傳輸過程中的錯誤.本文的目的就是研究如何通過差錯控制的方法以提高通信質量,保證傳輸的正確性和可靠性.重點研究一種信道編解碼的算法和邏輯電路的實現方法,并在硬件上驗證,利用碼流傳輸的測試方法,對設計進行測試.在以上的研究基礎之上,橫向擴展和課題相關問題的研究,包括FPGA實現和高速硬件電路設計等方面的研究. 糾錯碼技術是一種通過增加一定的冗余信息來提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯碼,在線性分組碼中,它具有最強的糾錯能力,既能糾正隨機錯誤,也能糾正突發錯誤.在深空通信,移動通信以及數字視頻廣播等系統中具有廣泛的應用,隨著RS編碼和解碼算法的改進和相關的硬件實現技術的發展,RS碼在實際中的應用也將更加廣泛. 在研究中,對所研究的問題進行分解,集中精力研究課題中的重點和難點,在各個模塊成功實現的基礎上,成功的進行系統組合,協調各個模塊穩定的工作. 在本文中的EDA設計中,使用了自頂向下的設計方法,編解碼算法每一個子模塊分開進行設計,最后在頂層進行元件例化,正確實現了編碼和解碼的功能. 本文首先介紹相關的數字通信背景;接著提出糾錯碼的設計方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實現方法,RTL代碼編寫和邏輯仿真以及時序仿真,并討論了FPGA設計的一般性準則以及高速數字電路設計的一些常用方法和注意事項;最后設計基于FPGA的硬件電路平臺,并利用靜態和動態的方法對編解碼算法進行測試. 通過對編碼和解碼算法的充分理解,本人使用Verilog hdl語言對算法進行了RTL描述,在Altera公司Cyclone系列FPGA平臺上面實現了編碼和解碼算法. 其中,編碼的最高工作頻率達到158MHz,解碼的最高工作頻率達到91MHz.在進行硬件調試的時候,整個系統工作在30MHz的時鐘頻率下,通過了硬件上的靜態測試和動態測試,并能夠正確實現預期的糾錯功能.
上傳時間: 2013-07-01
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JPEG2000是新一代圖像壓縮標準,JPEG2000與傳統JPEG最大的不同,在于它放棄了JPEG所采用的以離散余弦變換(Discrete Cosine Transform)為主的區塊編碼方式,而采用以小波轉換(Wavelet Transform)為主的多解析編碼方式.離散小波變換算法是現代譜分析工具,在圖像處理與圖像分析領域正得到越來越廣泛的應用.由于JPEG2000標準具有復雜的算法,全部用軟件來實現將會占用很大的處理器時間開銷和內存開銷,尤其對于實時圖像傳輸和處理系統,因而用硬件電路來實現JPEG2000標準的部分或全部,就具有重要的意義,本課題的目的就是用硬件電路來實現JPEG2000標準中的離散小波變換部分,論文研究的主要工作就是設計了一個符合JPEG2000標準的、高性能的多級二維離散小波變換的硬件電路.論文研究的內容主要分為兩部分,第一部分首先分析了JPEG2000標準和離散小波變換的原理,重點研究了離散小波變換的快速算法,包括第一代小波變換所采用的卷積算法和第二代小波變換所采用的提升算法,然后具體分析了離散小波變換在JPEG2000中的具體實現.論文第二部分對兩種離散小波變換快速算法的硬件實現進行了比較,并選擇卷積濾波算法作為硬件實現的對象,并采用Daubechies9/7小波基.然后具體設計了離散小波變換的各個模塊,所有的模塊都是有硬件描述語言(Verilog hdl)來實現,經過仿真和邏輯綜合,在一塊自行設計的FPGA開發板上進行了驗證.仿真和驗證的結果表明了該小波變換的硬件電路符合JPEG2000標準,具有較高的速度和信噪比.
上傳時間: 2013-04-24
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