輸入一個四位數(shù),共八次機(jī)會,A代表數(shù)字和位置均正確,B代表數(shù)字正確,但位置不正確.比如:A2B1代表三個數(shù)字正確,兩個位置也正確
標(biāo)簽： 正 A2B1 數(shù)字 輸入
上傳時間： 2013-12-11
上傳用戶：ukuk
提出了一種基于樣本的分級檢索 MPEG 視頻的新方法:首先用I 幀的dct_dc_size 字段快速粗檢,然后用斷層攝影(tomography)法分析B 幀運動矢 量的時空分布特性以進(jìn)一步縮小結(jié)果集,最后用DC 圖像的精確匹配方法驗證檢索結(jié)果.試驗結(jié)果表明,本方法 所需計算量較小,且可保證較高的檢索精度.
標(biāo)簽： dct_dc_size tomography MPEG 幀
上傳時間： 2013-12-30
上傳用戶：獨孤求源
verilog hdl. for igginner. tutorial in word file1 KAMPATE
標(biāo)簽： igginner tutorial verilog KAMPATE
上傳時間： 2015-04-07
上傳用戶：chenxichenyue
用Verilog HDL實現(xiàn)I2C總線功能，對I2C總線有很大幫助
標(biāo)簽： Verilog HDL I2C 總線
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
上傳時間： 2013-12-31
上傳用戶：zhouchang199
B/S的教育部群組管理 JSP頁面 可以參考
標(biāo)簽： JSP 頁
上傳時間： 2014-12-05
上傳用戶：gyq
b樹的C++實現(xiàn),運用模板實現(xiàn)B樹 簡單明了
標(biāo)簽： 樹 模板
上傳時間： 2015-04-11
上傳用戶：zwei41
此設(shè)計采用Verilog HDL硬件語言設(shè)計,在掌宇開發(fā)板上實現(xiàn). 將整個電路分為兩個子模塊，一個提供同步信號（H_SYNC和V_SYNC）及像素位置信息；另一個接收像素位置信息，并輸出顏色信號。這樣便于進(jìn)行圖形修改，同時也容易實現(xiàn)
標(biāo)簽： Verilog HDL 硬件語言設(shè)計 開發(fā)板
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采用Verilog HDL設(shè)計,在掌宇智能開發(fā)板上得到實現(xiàn) 根據(jù)搶答器的原理，整個電路可劃分為三部分：采樣電路、門控電路和譯碼電路
標(biāo)簽： Verilog HDL 開發(fā)板 搶答器
上傳時間： 2013-12-21
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采用Verilog HDL設(shè)計，在Altera EP1S10S780C6開發(fā)板上實現(xiàn) 選取6MHz為基準(zhǔn)頻率，演奏的是梁祝樂曲
標(biāo)簽： Verilog HDL
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