vhdl波形發(fā)生程序.實(shí)現(xiàn)4種常見(jiàn)波形正弦、三角、鋸齒、方波（A、B）的頻率、幅度可控輸出（方波 A的占空比也是可控的），可以存儲(chǔ)任意波形特征數(shù)據(jù)并能重現(xiàn)該波形，還可完成 各種波形的線形疊加輸出。
標(biāo)簽： vhdl 方波 波形發(fā)生 波形
上傳時(shí)間： 2015-07-10
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第一章 數(shù)字信號(hào)處理、計(jì)算、程序、 算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL模型 第五章 基本運(yùn)算邏輯和它們的Verilog HDL模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯
標(biāo)簽： Verilog HDL 數(shù)字信號(hào)處理 基本概念
上傳時(shí)間： 2014-01-27
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inside the c++ object model.深入c++對(duì)象模型。鼎鼎大名的Stanley B. Lippman 寫(xiě)的。搞c++編程的能不看嗎？
標(biāo)簽： B. Stanley Lippman inside
上傳時(shí)間： 2013-12-22
上傳用戶：佳期如夢(mèng)
是一本好書(shū),verilog HDL,a guide to digital design and synthesis
標(biāo)簽： synthesis verilog digital design
上傳時(shí)間： 2015-07-14
上傳用戶：熊少鋒
介紹一個(gè)基于U S B 2 . 0 接口和D S P 的高速數(shù)據(jù)采集處理系統(tǒng)的工作原理設(shè)計(jì)及實(shí)現(xiàn)該高速數(shù)據(jù) 采集處理系統(tǒng)采用TI 公司的TMS320C6000 數(shù)字信號(hào)處理器和Cypress 公司的USB2.0 接口芯片可 以實(shí)現(xiàn)高速采集和實(shí)時(shí)處理有著廣泛的應(yīng)用前景
標(biāo)簽： Cypress C6000 320C 6000
上傳時(shí)間： 2013-11-27
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b tree how to operate on b tr
標(biāo)簽： operate tree how to
上傳時(shí)間： 2014-01-20
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VERILOG HDL 實(shí)際工控項(xiàng)目源碼 開(kāi)發(fā)工具 altera quartus2
標(biāo)簽： quartus2 VERILOG altera HDL
上傳時(shí)間： 2013-12-29
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B.Aazhang寫(xiě)的一篇論文，第一次提出了神經(jīng)網(wǎng)絡(luò)如何在應(yīng)用多用戶檢測(cè)中。
標(biāo)簽： Aazhang 論文
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硬件描述語(yǔ)言,verilog HDL,實(shí)現(xiàn)了解碼器的設(shè)計(jì)
標(biāo)簽： verilog HDL 硬件描述語(yǔ)言 解碼器
實(shí)現(xiàn)一個(gè)B/S結(jié)構(gòu)聊天室的基本功能。用法簡(jiǎn)單，適合上手。
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