精通verilog HDL語言編程源碼之2--常用乘法器設(shè)計
標簽： verilog HDL 語言編程 源碼
上傳時間： 2014-11-28
上傳用戶：趙云興
精通verilog HDL語言編程源碼之3--伽羅華域乘法器設(shè)計
上傳時間： 2013-12-18
上傳用戶：youke111
精通verilog HDL語言編程源碼之4--常用除法器設(shè)計
上傳時間： 2013-12-24
上傳用戶：hanli8870
精通verilog HDL語言編程源碼之5--CIC積分梳狀濾波器設(shè)計
標簽： verilog HDL CIC 語言編程
上傳時間： 2016-11-22
上傳用戶：520
精通verilog HDL語言編程源碼之6--CORDIC數(shù)字計算機的設(shè)計
標簽： verilog CORDIC HDL 語言編程
上傳用戶：稀世之寶039
精通verilog HDL語言編程源碼之7——偽隨機序列應(yīng)用設(shè)計
上傳用戶：sz_hjbf
精通verilog HDL語言編程源碼之8——異步FIFO設(shè)計
標簽： verilog FIFO HDL 語言編程
上傳時間： 2013-12-16
上傳用戶：龍飛艇
精通verilog HDL語言編程源碼9——RS(204,188)譯碼器的設(shè)計
標簽： verilog HDL 204 188
上傳時間： 2013-12-20
上傳用戶：獨孤求源
一個功能比較強大（大多數(shù)人都沒見過）、調(diào)用十分方便靈活、適合于B/S架構(gòu)、思路別出心裁（堅決不與具體業(yè)務(wù)、具體數(shù)據(jù)源、具體列表相結(jié)合,能自定義文字信息和顯示樣子）。就算目前做得并非十全十美，相信見到以后還是會超出您的想象。具體參見源碼例子和文檔。
標簽： 比較 十分 架構(gòu) 數(shù)據(jù)源
上傳時間： 2014-01-01
上傳用戶：四只眼
非均勻有理B樣條的matlab程序，其中用到了C的混合編程。對于學習數(shù)據(jù)融合技術(shù)的人很有幫助！
標簽： matlab 程序
上傳時間： 2016-11-23
上傳用戶：huyiming139
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