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Verilog-<b>hDl</b>

輸入一個(gè)四位數(shù),共八次機(jī)會(huì),A代表數(shù)字和位置均正確,B代表數(shù)字正確,但位置不正確.比如:A2B1代表三個(gè)數(shù)字正確,兩個(gè)位置也正確

輸入一個(gè)四位數(shù),共八次機(jī)會(huì),A代表數(shù)字和位置均正確,B代表數(shù)字正確,但位置不正確.比如:A2B1代表三個(gè)數(shù)字正確,兩個(gè)位置也正確

標(biāo)簽： 正 A2B1 數(shù)字輸入

上傳時(shí)間： 2013-12-11

上傳用戶(hù)：ukuk
提出了一種基于樣本的分級(jí)檢索 MPEG 視頻的新方法:首先用I 幀的dct_dc_size 字段快速粗檢,然后用斷層攝影(tomography)法分析B 幀運(yùn)動(dòng)矢量的時(shí)空分布特性以進(jìn)一步縮小結(jié)果

提出了一種基于樣本的分級(jí)檢索 MPEG 視頻的新方法:首先用I 幀的dct_dc_size 字段快速粗檢,然后用斷層攝影(tomography)法分析B 幀運(yùn)動(dòng)矢量的時(shí)空分布特性以進(jìn)一步縮小結(jié)果集,最后用DC 圖像的精確匹配方法驗(yàn)證檢索結(jié)果.試驗(yàn)結(jié)果表明,本方法所需計(jì)算量較小,且可保證較高的檢索精度.

標(biāo)簽： dct_dc_size tomography MPEG 幀

上傳時(shí)間： 2013-12-30

上傳用戶(hù)：獨(dú)孤求源
verilog hdl. for igginner. tutorial in word file1 KAMPATE

verilog hdl. for igginner. tutorial in word file1 KAMPATE

標(biāo)簽： igginner tutorial verilog KAMPATE

上傳時(shí)間： 2015-04-07

上傳用戶(hù)：chenxichenyue
用Verilog HDL實(shí)現(xiàn)I2C總線功能

用Verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

標(biāo)簽： Verilog HDL I2C 總線

上傳時(shí)間： 2013-12-28

上傳用戶(hù)：ouyangtongze
用Verilog HDL實(shí)現(xiàn)I2C總線功能

用Verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

標(biāo)簽： Verilog HDL I2C 總線

上傳時(shí)間： 2013-12-31

上傳用戶(hù)：zhouchang199
B/S的教育部群組管理 JSP頁(yè)面可以參考

B/S的教育部群組管理 JSP頁(yè)面可以參考

標(biāo)簽： JSP 頁(yè)

上傳時(shí)間： 2014-12-05

上傳用戶(hù)：gyq
b樹(shù)的C++實(shí)現(xiàn),運(yùn)用模板實(shí)現(xiàn)B樹(shù) 簡(jiǎn)單明了

b樹(shù)的C++實(shí)現(xiàn),運(yùn)用模板實(shí)現(xiàn)B樹(shù) 簡(jiǎn)單明了

標(biāo)簽： 樹(shù) 模板

上傳時(shí)間： 2015-04-11

上傳用戶(hù)：zwei41
此設(shè)計(jì)采用Verilog HDL硬件語(yǔ)言設(shè)計(jì),在掌宇開(kāi)發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊

此設(shè)計(jì)采用Verilog HDL硬件語(yǔ)言設(shè)計(jì),在掌宇開(kāi)發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊，一個(gè)提供同步信號(hào)（H_SYNC和V_SYNC）及像素位置信息；另一個(gè)接收像素位置信息，并輸出顏色信號(hào)。這樣便于進(jìn)行圖形修改，同時(shí)也容易實(shí)現(xiàn)

標(biāo)簽： Verilog HDL 硬件語(yǔ)言設(shè)計(jì) 開(kāi)發(fā)板

上傳時(shí)間： 2015-04-11

上傳用戶(hù)：myworkpost
采用Verilog HDL設(shè)計(jì),在掌宇智能開(kāi)發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理

采用Verilog HDL設(shè)計(jì),在掌宇智能開(kāi)發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個(gè)電路可劃分為三部分：采樣電路、門(mén)控電路和譯碼電路

標(biāo)簽： Verilog HDL 開(kāi)發(fā)板搶答器

上傳時(shí)間： 2013-12-21

上傳用戶(hù)：zgu489
采用Verilog HDL設(shè)計(jì)

采用Verilog HDL設(shè)計(jì)，在Altera EP1S10S780C6開(kāi)發(fā)板上實(shí)現(xiàn) 選取6MHz為基準(zhǔn)頻率，演奏的是梁祝樂(lè)曲

標(biāo)簽： Verilog HDL

上傳時(shí)間： 2015-04-11

上傳用戶(hù)：chongcongying

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