多個Verilog和vhdl程序例子
多個Verilog和vhdl程序例子,可以作為初學者參考實例,按照電路結構寫出HDL代碼...
多個Verilog和vhdl程序例子,可以作為初學者參考實例,按照電路結構寫出HDL代碼...
fpga-jpeg-verilog在fpga平臺使用verilog語言進行jpeg算法實現...
Verilog實現的DDS正弦信號發生器和測頻測相模塊,DDS模塊可產生兩路頻率和相位差均可預置調整的值正弦波,頻率范圍為20Hz-5MHz,相位范圍為0°-359°,測量的數據通過引腳傳輸給單片機,單片機進行計算和顯示。...
verilog HDL 編寫的PWM,是初學CPLD者入門Z資源,epm7128stc100-10...
dds設計,花了一個星期做的,verilog寫的,可生成多種波形,頻率范圍可上M,性能不錯。...