基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測量的工作原理 9.6.2 高低電平持續(xù)時(shí)間測量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.3 改進(jìn)型高低電平持續(xù)時(shí)間測量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.4 begin聲明語句的使用方法 9.6.5 initial語句和always語句的使用方法 9.6.6 時(shí)標(biāo)信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.7 脈沖高低電平持續(xù)時(shí)間測量的Verilog-HDL描述 9.6.8 脈沖高低電平持續(xù)時(shí)間測量的硬件實(shí)現(xiàn)
標(biāo)簽: Verilog-HDL 低電平 9.6 時(shí)間測量
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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號(hào) 9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖 9.7.4 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.5 譯碼模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.6 步進(jìn)電機(jī)驅(qū)動(dòng)的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時(shí)間尺度`timescale"的使用方法 9.7.9 系統(tǒng)任務(wù)-"$finish"的使用方法 9.7.10 步進(jìn)電機(jī)驅(qū)動(dòng)的硬件實(shí)現(xiàn)
標(biāo)簽: Verilog-HDL 步進(jìn)電機(jī)驅(qū)動(dòng) 9.7 硬件電路
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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 9.8.3 多個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 9.8.4 單個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 9.8.5 多個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn)
標(biāo)簽: Verilog-HDL 漢字顯示 9.8 256
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基本運(yùn)算邏輯和它們的Verilog HDL模型
標(biāo)簽: Verilog HDL 運(yùn)算 模型
上傳時(shí)間: 2015-09-17
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minirisc Mini-RISC CPU-Microcontroller that is compatible with the PIC 16C57 from Microchip Mini-RISC CPU-Microcontroller IP核
標(biāo)簽: CPU-Microcontroller compatible Mini-RISC Microchip
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Verilog.pdf。有Verilog的大量范例。適合于想動(dòng)手設(shè)計(jì)芯片的人。
標(biāo)簽: Verilog 范例 設(shè)計(jì)芯片
上傳時(shí)間: 2014-10-10
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原創(chuàng)VERILOG HDL 實(shí)現(xiàn)CACHE的操作,有需要請(qǐng)下載
標(biāo)簽: VERILOG CACHE HDL 操作
上傳時(shí)間: 2015-09-20
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8BIT MCU 的VERILOG代碼實(shí)現(xiàn),具有一定的參考價(jià)值
上傳時(shí)間: 2015-09-20
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講解Verilog 的testbench的書寫方法。
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用verilog硬件描述語言編寫的16位數(shù)模轉(zhuǎn)換器的源代碼,可以綜合
標(biāo)簽: verilog 硬件描述語言 數(shù)模轉(zhuǎn)換器 源代碼
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