基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 9.6.2 高低電平持續(xù)時間測量模塊的設計與實現(xiàn) 9.6.3 改進型高低電平持續(xù)時間測量模塊的設計與實現(xiàn) 9.6.4 begin聲明語句的使用方法 9.6.5 initial語句和always語句的使用方法 9.6.6 時標信號發(fā)生模塊的設計與實現(xiàn) 9.6.7 脈沖高低電平持續(xù)時間測量的Verilog-HDL描述 9.6.8 脈沖高低電平持續(xù)時間測量的硬件實現(xiàn)
標簽： Verilog-HDL 低電平 9.6 時間測量
上傳時間： 2013-11-30
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進電機的控制 9.7.1 步進電機驅動的邏輯符號 9.7.2 步進電機驅動的時序圖 9.7.3 步進電機驅動的邏輯框圖 9.7.4 計數(shù)模塊的設計與實現(xiàn) 9.7.5 譯碼模塊的設計與實現(xiàn) 9.7.6 步進電機驅動的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時間尺度`timescale"的使用方法 9.7.9 系統(tǒng)任務-"$finish"的使用方法 9.7.10 步進電機驅動的硬件實現(xiàn)
標簽： Verilog-HDL 步進電機驅動 9.7 硬件電路
上傳時間： 2014-01-23
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示 9.8.1 單個靜止?jié)h字顯示的設計原理及其仿真實現(xiàn) 9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 9.8.3 多個靜止?jié)h字顯示的設計原理及其硬件實現(xiàn) 9.8.4 單個運動漢字顯示的設計原理及其硬件實現(xiàn) 9.8.5 多個運動漢字顯示的設計原理及其硬件實現(xiàn)
標簽： Verilog-HDL 漢字顯示 9.8 256
上傳時間： 2013-12-31
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基本運算邏輯和它們的Verilog HDL模型
標簽： Verilog HDL 運算 模型
上傳時間： 2015-09-17
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Verilog.pdf。有Verilog的大量范例。適合于想動手設計芯片的人。
標簽： Verilog 范例 設計芯片
上傳時間： 2014-10-10
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原創(chuàng)Verilog HDL 實現(xiàn)CACHE的操作，有需要請下載
標簽： Verilog CACHE HDL 操作
上傳時間： 2015-09-20
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8BIT MCU 的Verilog代碼實現(xiàn)，具有一定的參考價值
標簽： Verilog 8BIT MCU 代碼
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講解Verilog 的testbench的書寫方法。
標簽： testbench Verilog
上傳時間： 2013-12-19
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用Verilog硬件描述語言編寫的16位數(shù)模轉換器的源代碼，可以綜合
標簽： Verilog 硬件描述語言 數(shù)模轉換器 源代碼
上傳時間： 2015-09-22
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在quartusII下用Verilog語言自己寫的IP核，對FPGA開發(fā)初學者有幫助的。
標簽： quartusII Verilog IP核 語言
上傳時間： 2014-01-02
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