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Wallace

  • 紋理映射算法研究與FPGA實(shí)現(xiàn)

    紋理映射在計(jì)算機(jī)圖形計(jì)算中屬于光柵化階段，處理的是像素，主要的特點(diǎn)是數(shù)據(jù)的吞吐量大，對(duì)實(shí)時(shí)系統(tǒng)來說轉(zhuǎn)換的速度是一個(gè)關(guān)鍵的因素，人們尋求各種加速算法來提高運(yùn)算速度。傳統(tǒng)的方法是用更快的處理器，并行算法或?qū)Ｓ糜布ｋS著數(shù)字技術(shù)的發(fā)展，尤其是可編程邏輯門陣列(FPGAs)的發(fā)展，提供了一種新的加速方法。FPGAs在密度和性能上都有突破性的發(fā)展，當(dāng)前的FPGA芯片已經(jīng)能夠運(yùn)算各種圖形算法，而在速度上與專用的圖形卡硬件相同。因此，F(xiàn)PGA芯片非常適合這項(xiàng)工作。 本文主要工作包括以下幾個(gè)方面： 1、本文提出了一種MIPmapping紋理映射優(yōu)化方法，改進(jìn)了MIPmapping映射細(xì)化層次算法及紋理圖像的存儲(chǔ)方式，減少紋理尋址的計(jì)算量，提高紋理存儲(chǔ)的相關(guān)性。詳細(xì)內(nèi)容請(qǐng)閱讀第三章。 2、提出了一種MIPmapping紋理映射優(yōu)化方法的硬件實(shí)現(xiàn)方案，該方案針對(duì)移動(dòng)設(shè)備對(duì)功耗和面積的要求，以及分辨率不高的特點(diǎn)，在參數(shù)空間到紋理地址的計(jì)算中用定點(diǎn)數(shù)來實(shí)現(xiàn)。詳細(xì)內(nèi)容請(qǐng)閱讀第四章。 3、實(shí)現(xiàn)了紋理映射流水線單元紋理地址產(chǎn)生電路，及紋理濾波電路的FPGA設(shè)計(jì)，并給出設(shè)計(jì)的綜合和仿真結(jié)果。詳細(xì)內(nèi)容請(qǐng)閱讀第五章4、實(shí)現(xiàn)了符合IEEE 754單精度標(biāo)準(zhǔn)的乘法、乘累加及除法運(yùn)算器電路。乘法器采用改進(jìn)型Booth編碼電路以減少部分積數(shù)量，用Wallace對(duì)部分積進(jìn)行壓縮；乘累加器采用multiply-add fused算法，對(duì)關(guān)鍵路徑進(jìn)行了優(yōu)化；除法器為基于改進(jìn)型泰勒級(jí)數(shù)展開的查找表結(jié)構(gòu)實(shí)現(xiàn)，查找表尺寸只有208字節(jié)，電路為固定時(shí)延，在電路尺寸、延時(shí)及復(fù)雜度方面進(jìn)行了較好的平衡。

    標(biāo)簽： FPGA 映射 算法研究

    上傳時(shí)間： 2013-04-24

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  • 基于FPGA 的單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì)

    設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對(duì)Wallace樹產(chǎn)生的2個(gè)偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對(duì)特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開發(fā)板上進(jìn)行了驗(yàn)證.

    標(biāo)簽： FPGA 精度 浮點(diǎn)數(shù) 乘法器設(shè)計(jì)

    上傳時(shí)間： 2013-10-09

    上傳用戶：xjy441694216

  • 基于FPGA 的單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì)

    設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對(duì)Wallace樹產(chǎn)生的2個(gè)偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對(duì)特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開發(fā)板上進(jìn)行了驗(yàn)證.

    標(biāo)簽： FPGA 精度 浮點(diǎn)數(shù) 乘法器設(shè)計(jì)

    上傳時(shí)間： 2013-10-13

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  • 一種可以完成16位有符號(hào)／無符號(hào)二進(jìn)制數(shù)乘法的乘法器。該乘法器采用了改進(jìn)的Booth算法

    一種可以完成16位有符號(hào)／無符號(hào)二進(jìn)制數(shù)乘法的乘法器。該乘法器采用了改進(jìn)的Booth算法，簡(jiǎn)化了部分積的符號(hào)擴(kuò)展，采用Wallace樹和超前進(jìn)位加法器來進(jìn)一步提高電路的運(yùn)算速度。本乘法器可以作為嵌入式CPU內(nèi)核的乘法單元，整個(gè)設(shè)計(jì)用VHDL語言實(shí)現(xiàn)。

    標(biāo)簽： Booth 符號(hào) 乘法器 二進(jìn)制數(shù)

    上傳時(shí)間： 2013-12-23

    上傳用戶：skfreeman

  • xilinx里的乘法器ip核程序

    xilinx里的乘法器ip核程序，booth乘法 Wallace tree算法 4-2壓縮編碼 超前進(jìn)位加法

    標(biāo)簽： xilinx 乘法器 程序

    上傳時(shí)間： 2016-10-17

    上傳用戶：ve3344

  • 用verilog設(shè)計(jì)的FIR濾波器。濾波器需要很快的處理速度

    用verilog設(shè)計(jì)的FIR濾波器。濾波器需要很快的處理速度，所以采用了Wallace樹算法，超前進(jìn)位加法器等等

    標(biāo)簽： verilog FIR 濾波器 速度

    上傳時(shí)間： 2017-08-03

    上傳用戶：hebmuljb

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