相 關(guān) 資 源

• xilinx里的乘法器ip核程序免費下載

  資源簡介：xilinx里的乘法器ip核程序，booth乘法 wallace tree算法 4-2壓縮編碼 超前進(jìn)位加法

  標(biāo)簽： xilinx 乘法器 程序

  上傳時間： 2016-10-17

  上傳用戶：ve3344

• 一個用VHDL語言編寫的乘法器程序免費下載

  資源簡介：一個用VHDL語言編寫的乘法器程序，望大家多多支持啊。

  標(biāo)簽： VHDL 語言 編寫 乘法器

  上傳時間： 2015-12-09

  上傳用戶：hewenzhi

• 數(shù)字上變頻DUC是與數(shù)字下變頻ddc相對應(yīng)的工作.目前實現(xiàn)方式主要有:專用芯片,通用DSP和FPGA實現(xiàn)三種.本程序即給出了xilinx公司的Digital Up Converter核心程序(IP C免費下載

  資源簡介：數(shù)字上變頻DUC是與數(shù)字下變頻ddc相對應(yīng)的工作.目前實現(xiàn)方式主要有:專用芯片,通用DSP和FPGA實現(xiàn)三種.本程序即給出了xilinx公司的Digital Up Converter核心程序(IP CORE)以及響應(yīng)的使用說明,對于從事雷達(dá),無線通信的工程人員和研究者有很大用處.

  標(biāo)簽： Converter Digital xilinx FPGA

  上傳時間： 2016-07-24

  上傳用戶：jing911003

• 一個以LABVIEW環(huán)境開發(fā)的乘法器程序后面板和前面板免費下載

  資源簡介：一個以LABVIEW環(huán)境開發(fā)的乘法器程序后面板和前面板

  標(biāo)簽： LABVIEW 面板 環(huán)境 乘法器

  上傳時間： 2017-03-28

  上傳用戶：xuanchangri

• 本程序是11位帶符號位的乘法器免費下載

  資源簡介：本程序是11位帶符號位的乘法器，其中最高位為符號位(sign)，中間7位是指數(shù)部分(Exponent)，最后3位是尾數(shù)(Matissa)。表示數(shù)據(jù)的范圍是-2^-63-----+2^64.該工程文件有完整的程序，以及波形,驗證正確。

  標(biāo)簽： 程序 乘法器 符號

  上傳時間： 2013-12-31

  上傳用戶：大三三

• vhdl 寫的 PCI IP核程序免費下載

  資源簡介：vhdl 寫的 PCI IP核程序，已經(jīng)過測試

  標(biāo)簽： vhdl PCI IP核 程序

  上傳時間： 2014-09-09

  上傳用戶：天誠24

• 基于FPGA的視頻壓縮IP核設(shè)計免費下載

  資源簡介：結(jié)合視頻壓縮的理論以及IP核設(shè)計中對于仿真驗證的要求,本文設(shè)計了視頻壓縮IP核FPGA仿真驗證平臺.其硬件子平臺以xilinx公司XC2V3000為核心,針對視頻壓縮IP核應(yīng)用仿真要求設(shè)計外圍電路,構(gòu)建一個視頻壓縮IP核的硬件仿真原型,采用運(yùn)行于上位機(jī)上的控制和驅(qū)動軟件...

  標(biāo)簽： FPGA 視頻壓縮 IP核

  上傳時間： 2013-05-31

  上傳用戶：ikemada

• 由verilog編寫的乘法器免費下載

  資源簡介：由verilog編寫的乘法器，通過兩個文件的調(diào)用實現(xiàn)。由于子模塊的調(diào)用使得程序簡化了許多。

  標(biāo)簽： verilog 編寫 乘法器

  上傳時間： 2014-08-29

  上傳用戶：luopoguixiong

• 使用Libero提供的異步通信IP核實現(xiàn)UART通信免費下載

  資源簡介：使用Libero提供的異步通信IP核實現(xiàn)UART通信，并附帶仿真程序。UART設(shè)置為1位開始位，8位數(shù)據(jù)位，1位停止位，無校驗。且UART發(fā)送自帶2級FIFO緩沖，占用FPGA面積很小。

  標(biāo)簽： Libero UART IP核 異步通信

  上傳時間： 2013-12-09

  上傳用戶：拔絲土豆

• 基于FPGA的GPIB接口IP核的研究與設(shè)計免費下載

  資源簡介：基于FPGA的GPIB接口IP核的研究與設(shè)計

  標(biāo)簽： FPGA GPIB 接口 IP核

  上傳時間： 2013-11-04

  上傳用戶：bensonlly

• 基于FPGA的GPIB接口IP核的研究與設(shè)計免費下載

  資源簡介：基于FPGA的GPIB接口IP核的研究與設(shè)計

  標(biāo)簽： FPGA GPIB 接口 IP核

  上傳時間： 2013-10-19

  上傳用戶：wudu0932

• 用C語言實現(xiàn)的乘法器免費下載

  資源簡介：用C語言實現(xiàn)的乘法器

  標(biāo)簽： C語言 乘法器

  上傳時間： 2013-12-08

  上傳用戶：moerwang

• usb1.1的設(shè)備控制器IP核免費下載

  資源簡介：usb1.1的設(shè)備控制器IP核，是用verilog硬件描述語言寫的

  標(biāo)簽： usb 1.1 IP核 設(shè)備

  上傳時間： 2013-12-22

  上傳用戶：cc1015285075

• 嵌入式系統(tǒng)的乘法器試驗報告 包括源代碼 用VHDl語言編寫免費下載

  資源簡介：嵌入式系統(tǒng)的乘法器試驗報告 包括源代碼 用VHDl語言編寫

  標(biāo)簽： VHDl 嵌入式系統(tǒng) 乘法器 報告

  上傳時間： 2013-12-26

  上傳用戶：wang5829

• 自已寫的一個16X16的乘法器免費下載

  資源簡介：自已寫的一個16X16的乘法器，速度比較慢。初學(xué)者練習(xí)練習(xí)！

  標(biāo)簽： 16X16 乘法器

  上傳時間： 2015-03-31

  上傳用戶：love1314

• 這個是用vhdl編寫的乘法器,僅僅供大家參考免費下載

  資源簡介：這個是用vhdl編寫的乘法器,僅僅供大家參考

  標(biāo)簽： vhdl 編寫 乘法器 家

  上傳時間： 2015-05-06

  上傳用戶：我們的船長

• 一種可以完成16位有符號／無符號二進(jìn)制數(shù)乘法的乘法器。該乘法器采用了改進(jìn)的Booth算法免費下載

  資源簡介：一種可以完成16位有符號／無符號二進(jìn)制數(shù)乘法的乘法器。該乘法器采用了改進(jìn)的Booth算法，簡化了部分積的符號擴(kuò)展，采用Wallace樹和超前進(jìn)位加法器來進(jìn)一步提高電路的運(yùn)算速度。本乘法器可以作為嵌入式CPU內(nèi)核的乘法單元，整個設(shè)計用VHDL語言實現(xiàn)。

  標(biāo)簽： Booth 符號 乘法器 二進(jìn)制數(shù)

  上傳時間： 2013-12-23

  上傳用戶：skfreeman

• 經(jīng)過門級網(wǎng)單驗證的USB2.0 IP核 RTL代碼免費下載

  資源簡介：經(jīng)過門級網(wǎng)單驗證的USB2.0 IP核 RTL代碼

  標(biāo)簽： USB 2.0 RTL 門級

  上傳時間： 2014-01-06

  上傳用戶：heart520beat

• 該源碼實現(xiàn)了一個8*8位的乘法器免費下載

  資源簡介：該源碼實現(xiàn)了一個8*8位的乘法器，在實現(xiàn)的過程中用到了宏單元

  標(biāo)簽： 源碼 乘法器

  上傳時間： 2013-12-28

  上傳用戶：bakdesec

• 12乘12的乘法器 采用adhl語言編寫免費下載

  資源簡介：12乘12的乘法器 采用adhl語言編寫

  標(biāo)簽： adhl 乘法器 語言 編寫

  上傳時間： 2014-01-11

  上傳用戶：silenthink

• ８＊８的乘法器verilog源代碼,經(jīng)過編譯仿真的免費下載

  資源簡介：８＊８的乘法器verilog源代碼,經(jīng)過編譯仿真的，絕對真確，對初學(xué)者很有幫助

  標(biāo)簽： verilog 乘法器 源代碼 仿真

  上傳時間： 2014-01-14

  上傳用戶：txfyddz

• 完整的用VERILOG語言開發(fā)的USB2.0 IP核源代碼免費下載

  資源簡介：完整的用VERILOG語言開發(fā)的USB2.0 IP核源代碼，包括文檔、仿真文件

  標(biāo)簽： VERILOG USB 2.0 IP核

  上傳時間： 2015-07-09

  上傳用戶：維子哥哥

• 一個用VerilogHDL語言編寫的8X8的乘法器免費下載

  資源簡介：一個用VerilogHDL語言編寫的8X8的乘法器

  標(biāo)簽： VerilogHDL 8X8 語言 編寫

  上傳時間： 2015-07-22

  上傳用戶：teddysha

• 用VHDL語言編寫的三位二進(jìn)制的乘法器免費下載

  資源簡介：用VHDL語言編寫的三位二進(jìn)制的乘法器，其原理是每位相乘后再錯位相加

  標(biāo)簽： VHDL 語言 編寫 二進(jìn)制

  上傳時間： 2014-08-31

  上傳用戶：66666

• 用硬件描述語言實現(xiàn)的燈控IP核免費下載

  資源簡介：用硬件描述語言實現(xiàn)的燈控IP核，可實現(xiàn)至少256種顏色的真彩變換。

  標(biāo)簽： 硬件描述語言 燈控 IP核

  上傳時間： 2013-12-24

  上傳用戶：saharawalker

• 這是個基于 xilinx Spartan3 的加法器免費下載

  資源簡介：這是個基于 xilinx Spartan3 的加法器，利用Verilog語言編寫，對于EDA初學(xué)者來說有一定的參考價值。

  標(biāo)簽： Spartan3 xilinx 加法器

  上傳時間： 2014-02-02

  上傳用戶：671145514

• ~~~ ~~~ ~32*32的乘法器免費下載

  資源簡介：~~~ ~~~ ~32*32的乘法器

  標(biāo)簽： 32 乘法器

  上傳時間： 2015-10-28

  上傳用戶：jhksyghr

• 介紹了幾種常用的乘法器的設(shè)計免費下載

  資源簡介：介紹了幾種常用的乘法器的設(shè)計，carry_save_mult，ripple_carry_mult等，壓縮包中包含結(jié)構(gòu)流程圖，用verilogHDL語言，采用modelsim仿真驗證

  標(biāo)簽： 乘法器

  上傳時間： 2013-12-19

  上傳用戶：pompey

• altera 的sina函數(shù)ip核免費下載

  資源簡介：altera 的sina函數(shù)ip核，可直接調(diào)用

  標(biāo)簽： altera sina 函數(shù)

  上傳時間： 2016-03-25

  上傳用戶：ippler8

• altera 的cosine函數(shù) ip 核免費下載

  資源簡介：altera 的cosine函數(shù) ip 核

  標(biāo)簽： altera cosine ip 函數(shù)

  上傳時間： 2016-03-25

  上傳用戶：alan-ee