Virtex?-6 FPGA ML605 評估套件為那些需要高性能、串行連接功能和高級存儲器接口的系統(tǒng)設(shè)計提供了開發(fā)環(huán)境。ML605 得到了預(yù)驗證的參考設(shè)計和行業(yè)標(biāo)準(zhǔn) FPGA 夾層連接器（FMC）的支持，能夠利用子卡實現(xiàn)升級和定制。集成式工具有助于簡化符合復(fù)雜設(shè)計要求的解決方案的創(chuàng)建。
標(biāo)簽： PCB fpga virtex6 ml605 pcb
上傳時間： 2022-06-13
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XILINX的V6開發(fā)板原理圖黑金版本原理圖
標(biāo)簽： fpga
上傳時間： 2022-06-27
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Xilinx Artix-7 Kintex-7 Virtex-7 Spartan-6 Spartan-6L系列Altium 原理圖庫 PCB庫 集成封裝庫, XILINX FPGA 集成庫可以直接用到你的項目中，加快項目開發(fā)進(jìn)度。
標(biāo)簽： Artix-7 Kintex-7 Virtex-7 Spartan-6 Spartan-6L
上傳時間： 2022-07-04
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內(nèi)部存儲器負(fù)責(zé)計算機(jī)系統(tǒng)內(nèi)部數(shù)據(jù)的中轉(zhuǎn)、存儲與讀取，作為計算機(jī)系統(tǒng)中必不可少的三大件之一，它對計算機(jī)系統(tǒng)性能至關(guān)重要。內(nèi)存可以說是CPU處理數(shù)據(jù)的“大倉庫”，所有經(jīng)過CPU處理的指令和數(shù)據(jù)都要經(jīng)過內(nèi)存?zhèn)鬟f到電腦其他配件上，因此內(nèi)存性能的好壞，直接影響到系統(tǒng)的穩(wěn)定性和運(yùn)行性能。在當(dāng)今的電子系統(tǒng)設(shè)計中，內(nèi)存被使用得越來越多，并且對內(nèi)存的要求越來越高。既要求內(nèi)存讀寫速度盡可能的快、容量盡可能的大，同時由于競爭的加劇以及利潤率的下降，人們希望在保持、甚至提高系統(tǒng)性能的同時也能降低內(nèi)存產(chǎn)品的成本。面對這種趨勢，設(shè)計和實現(xiàn)大容量高速讀寫的內(nèi)存顯得尤為重要。因此，近年來內(nèi)存產(chǎn)品正經(jīng)歷著從小容量到大容量、從低速到高速的不斷變化，從技術(shù)上也就有了從DRAM到SDRAM，再到DDR SDRAM及DDR2 SDRAM等的不斷演進(jìn)。和普通SDRAM的接口設(shè)計相比，DDR2 SDRAM存儲器在獲得大容量和高速率的同時，對存儲器的接口設(shè)計也提出了更高的要求，其接口設(shè)計復(fù)雜度也大幅增加。一方面，由于I/O塊中的資源是有限的，數(shù)據(jù)多路分解和時鐘轉(zhuǎn)換邏輯必須在FPGA核心邏輯中實現(xiàn)，設(shè)計者可能不得不對接口邏輯進(jìn)行手工布線以確保臨界時序。而另一方面，不得不處理好與DDR2接口有關(guān)的時序問題（包括溫度和電壓補(bǔ)償）。要正確的實現(xiàn)DDR2接口需要非常細(xì)致的工作，并在提供設(shè)計靈活性的同時確保系統(tǒng)性能和可靠性。 本文對通過Xilinx的Spartan3 FPGA實現(xiàn)DDR2內(nèi)存接口的設(shè)計與實現(xiàn)進(jìn)行了詳細(xì)闡述。通過Xilinx FPGA提供了I/O模塊和邏輯資源，從而使接口設(shè)計變得更簡單、更可靠。本設(shè)計中對I/O模塊及其他邏輯在RTL代碼中進(jìn)行了配置、嚴(yán)整、執(zhí)行，并正確連接到FPGA上，經(jīng)過仔細(xì)仿真，然后在硬件中驗證，以確保存儲器接口系統(tǒng)的可靠性。
標(biāo)簽： DDR2SDRAM 存儲器 接口設(shè)計
上傳時間： 2013-06-08
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基于Xilinx FPGA的機(jī)電系統(tǒng)智能控制器設(shè)計及應(yīng)用
標(biāo)簽： 機(jī)電系統(tǒng) 智能控制器
上傳時間： 2013-07-26
上傳用戶：change0329
MAX8686 25A Buck穩(wěn)壓器
標(biāo)簽： Xilinx Maxim FPGA 參考設(shè)計
上傳時間： 2013-11-15
上傳用戶：旭521
目的是利用嵌入在Xilinx FPGA中的MicroBlaze核實現(xiàn)基于AXI總線的雙核嵌入式系統(tǒng)設(shè)計以及共享實現(xiàn)LED燈的時控.
標(biāo)簽： MicroBlaze SoPC AXI 總線
上傳時間： 2014-12-30
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頻譜分析儀的主要工作原理 接收到的中頻模擬信號經(jīng)過A/D轉(zhuǎn)換為14位的數(shù)字信 號，首先對數(shù)字信號進(jìn)行數(shù)字下變頻（DDC），得到I路、Q路信號，然后根據(jù)控制信號對I路、Q路信號進(jìn)行抽取濾波，使用CIC抽取濾波器完成，然后在分 別對I路、Q路信號分別進(jìn)行低通濾波，濾波器采用FIR濾波器和半帶濾波器相結(jié)合的方式，然后對信號進(jìn)行加窗、FFT（對頻譜進(jìn)行分析時進(jìn)行FFT運(yùn)算， 對功率譜進(jìn)行分析時不進(jìn)行FFT運(yùn)算）、I路和Q路平方求和、求平均。最后將輸出的數(shù)據(jù)送入到DSP中進(jìn)行顯示與控制的后續(xù)處理。
標(biāo)簽： Xilinx FPGA 多分辨率 頻譜分析儀
上傳時間： 2013-11-14
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系統(tǒng)實現(xiàn)計劃： 1、首先是熟悉NetFPGA平臺，并進(jìn)行平臺搭建，NetFPGA通過計算機(jī)的PCI接口與上位機(jī)進(jìn)行數(shù)據(jù)交互和系統(tǒng)設(shè)置等工作； 2、根據(jù)NetFPGA的路由器功能對其進(jìn)行硬件代碼的編寫和改進(jìn)； 3、接下來是使用C語言編寫網(wǎng)絡(luò)行為記錄器； 4、設(shè)計管理系統(tǒng)、Web服務(wù)器、數(shù)據(jù)庫。
標(biāo)簽： Xilinx HDUSec FPGA 網(wǎng)絡(luò)
上傳時間： 2013-10-11
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Design techniques for electronic systems areconstantly changing. In industries at the heart of thedigital revolution, this change is especially acute.Functional integration, dramatic increases incomplexity, new standards and protocols, costconstraints, and increased time-to-market pressureshave bolstered both the design challenges and theopportunities to develop modern electronic systems.One trend driving these changes is the increasedintegration of core logic with previously discretefunctions to achieve higher performance and morecompact board designs.
標(biāo)簽： System Xilinx FPGA 151
上傳時間： 2013-11-23
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