在文件夾YL2440_CPLD中有做好的CPLD工程,請用Xilinx ise 6.2打開.
上傳時(shí)間： 2013-08-26
上傳用戶：cainaifa
在利用FPGA實(shí)現(xiàn)數(shù)字信號處理方面，分布式算法發(fā)揮著關(guān)鍵作用，與傳統(tǒng)的乘積-積結(jié)構(gòu)相比，具有并行處理的高效性特點(diǎn)。詳細(xì)研究了基于FPGA、采用分布式算法實(shí)現(xiàn)FIR數(shù)字濾波器的原理和方法，并通過Xilinx ise在Modelsim下進(jìn)行了仿真。
標(biāo)簽： FPGA 數(shù)字信號處理 方面
上傳時(shí)間： 2013-08-30
上傳用戶：宋桃子
設(shè)計(jì)了一個(gè)基于FPGA的數(shù)據(jù)采集系統(tǒng)，并用Verilog HDL語言作為描述語言實(shí)現(xiàn)了對TLC0820的采樣控制和FPGA的數(shù)據(jù)處理等過程的控制，以Xilinx ise 9.1i軟件為平臺，進(jìn)行了設(shè)計(jì)輸入、分析與綜合、仿真與驗(yàn)證等過程仿真實(shí)現(xiàn)了這一系統(tǒng)。
標(biāo)簽： FPGA 數(shù)據(jù)采集 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-10-08
上傳用戶：13686209316
Verilog HDL的PLI子程序接口，用于與用戶C程序在2個(gè)方向上傳輸數(shù)據(jù)，可用Xilinx ise，quartusii或modelsim仿真，
標(biāo)簽： Verilog HDL PLI 程序接口
上傳時(shí)間： 2013-12-09
上傳用戶：kr770906
運(yùn)算器的實(shí)現(xiàn)，即實(shí)驗(yàn)指導(dǎo)書中的實(shí)驗(yàn)一，文件中包含有原代碼及端口設(shè)置（可變），用vrilog HDL編程，Xilinx ise 6仿真，并在實(shí)際電路中得到實(shí)現(xiàn)．
標(biāo)簽： 運(yùn)算器
上傳時(shí)間： 2015-07-25
上傳用戶：hzy5825468
交通燈狀態(tài)機(jī)的實(shí)現(xiàn)，用verilog HDL編程，Xilinx ise 6仿真，在實(shí)際電路中得到驗(yàn)證．
上傳時(shí)間： 2015-07-25
上傳用戶：xg262122
在利用FPGA實(shí)現(xiàn)數(shù)字信號處理方面，分布式算法發(fā)揮著關(guān)鍵作用，與傳統(tǒng)的乘積-積結(jié)構(gòu)相比，具有并行處理的高效性特點(diǎn)。詳細(xì)研究了基于FPGA、采用分布式算法實(shí)現(xiàn)FIR數(shù)字濾波器的原理和方法，并通過Xilinx ise在Modelsim下進(jìn)行了仿真。
標(biāo)簽： FPGA 數(shù)字信號處理 方面
上傳時(shí)間： 2015-08-14
上傳用戶：wsf950131
本系統(tǒng)使用VHDL語言進(jìn)行設(shè)計(jì)，采用自上向下的設(shè)計(jì)方法。目標(biāo)器件選用Xilinx公司的FPGA器件，并利用Xilinx ise 7.1 進(jìn)行VHDL程序的編譯與綜合，然后用Modelsim Xilinx Edition 6.1進(jìn)行功能仿真和時(shí)序仿真。
上傳時(shí)間： 2016-01-21
上傳用戶：541657925
一個(gè)用vhdl編程的軟件可以學(xué)習(xí)一下。這個(gè)軟件很不錯(cuò)
標(biāo)簽： Xilinx ise設(shè)計(jì)開發(fā)套件
上傳時(shí)間： 2015-05-25
上傳用戶：impossiblexu
微弱信號檢測的目的是從噪聲中提取有用信號，或用一些新技術(shù)和新方法來提高檢測系統(tǒng)輸出信號的信噪比。本文簡要分析了常用的微弱信號檢測理論，對小波變換的微弱信號檢測原理進(jìn)行了進(jìn)一步的分析。然后提出了微弱信號檢測系統(tǒng)的軟硬件設(shè)計(jì)，在闡述了系統(tǒng)的整體設(shè)計(jì)的基礎(chǔ)上，對電路所選芯片的結(jié)構(gòu)和性能進(jìn)行了簡單的介紹，選用了具有14位分辨率的4路并行A/D轉(zhuǎn)換器AD7865作為模數(shù)轉(zhuǎn)換器，且選用Xilinx公司的Spartan-3系列FPGA邏輯器件作為控制器，控制整個(gè)系統(tǒng)的各功能模塊。同時(shí)，利用FPGA設(shè)計(jì)了先入先出存儲器，充分利用系統(tǒng)資源，降低了外圍電路的復(fù)雜度，為電路調(diào)試及制板帶來了極大的方便，且提升了系統(tǒng)的采集速度和集成度。系統(tǒng)的軟件設(shè)計(jì)采用Verilog HDL語言編程，在Xilinx ise軟件開發(fā)平臺上完成編譯和綜合，并選用ModelSim SE 6.0完成了波形仿真。關(guān)鍵詞：微弱信號檢測；信號調(diào)理：FPGA：AD7865；Verilog HDL信息時(shí)代需要獲取許多有用的信息，多數(shù)科學(xué)研究及工程應(yīng)用技術(shù)所需的信息都是通過檢測的方法來獲取的。若被檢測的信號非常微弱，就很容易被噪聲湮沒，那么很難有效的從噪聲中檢測出有用信號。微弱信號在絕對意義上是指信號本身非常微弱，而在相對意義上是指信號相對于強(qiáng)背景噪聲而言的非常微弱，也就是指信噪比極低。人們進(jìn)行長期的研究工作來檢測被噪聲所覆蓋的微弱信號，分析噪聲產(chǎn)生的原因以及規(guī)律，且研究被測信號的特點(diǎn)、相關(guān)性以及噪聲統(tǒng)計(jì)特性，從而研究出從背景噪聲中檢測有用信號的方法。1微弱信號檢測（Weak Signal Detection）技術(shù)2.3.41主要是提高信號的信噪比，從噪聲中檢測出有用的微弱信號。對于這些微弱的被測量（如：微振動(dòng)、微流量、微壓力、微溫差、弱光、弱磁、小位移、小電容等），大多數(shù)都是利用相應(yīng)的傳感器將微弱信號轉(zhuǎn)換為微弱電流或者低電壓，再經(jīng)過放大器將其幅度放大到預(yù)期被測量的大小。
標(biāo)簽： 微弱信號檢測
上傳時(shí)間： 2022-06-18
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