電子發燒友網：針對目前電子發燒友網舉辦的“玩轉FPGA：iPad2，賽靈思開發板等你拿”，小編在電話回訪過程中留意到有很多參賽選手對Xilinx 公司的FPGA及其設計流程不是很熟悉，所以特意在此整理了一些相關知識，希望對大家有所幫助。當然也希望Xilinx FPGA愛好者能跟我們一起來探討學習！ 本文主要幫助大家熟悉利用ISE進行Xilinx 公司FPGA 代碼開發的基本流程。主要是幫助初學者了解和初步掌握 ISE 的使用，不需要 FPGA 的開發基礎，所以對每個步驟并不進行深入的討論。 圖 實例顯示成果圖
上傳時間： 2013-11-06
上傳用戶：時代將軍
Xilinx FPGAs require at least two power supplies: VCCINTfor core circuitry and VCCO for I/O interface. For the latestXilinx FPGAs, including Virtex-II Pro, Virtex-II and Spartan-3, a third auxiliary supply, VCCAUX may be needed. Inmost cases, VCCAUX can share a power supply with VCCO.The core voltages, VCCINT, for most Xilinx FPGAs, rangefrom 1.2V to 2.5V. Some mature products have 3V, 3.3Vor 5V core voltages. Table 1 shows the core voltagerequirement for most of the FPGA device families. TypicalI/O voltages (VCCO) vary from 1.2V to 3.3V. The auxiliaryvoltage VCCAUX is 2.5V for Virtex-II Pro and Spartan-3, andis 3.3V for Virtex-II.
上傳時間： 2013-10-22
上傳用戶：liu999666
目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(DCM)。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
上傳時間： 2014-01-01
上傳用戶：maqianfeng
摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。
上傳時間： 2013-11-06
上傳用戶：smallfish
·Xilinx FPGA設計進階(提高篇) 文件列表: Ch1_Overview.PDF Ch2_Virtex_arch.PDF Ch3_fpga_design.PDF Ch4_HDL_Coding.PDF Ch5_Constraint.PDF Ch6_Floorplanner.PDF
上傳時間： 2013-04-24
上傳用戶：zhyiroy
本文著重介紹了 Xilinx Platform Flash PROM 如何幫助系統和電路板設計人員簡化 FPGA 配置設計。用于配置 FPGA 的可選解決方案有很多，但它們通常都需要大量的前期設計工作和時間。Platform Flash 是為配置 Xilinx FPGA 專門設計的一款包括硬件和軟件支持在內的整體解決方案。
上傳時間： 2013-11-03
上傳用戶：zhangchu0807
頻率特征測試儀是用來測量電路傳輸特性和阻抗特性的儀器，簡稱掃頻儀。掃頻信號源是掃頻儀的主要功能部件，作用是產生測量用的正弦掃頻信號，其 掃頻范圍可調，輸出信號幅度等幅。本設計采用DDS（數字頻率合成技術）產生掃頻信號，以Xilinx FPGA為控制核心，通過A/D和D/A等接口電路，實現掃頻信號頻率的步進調整、幅度與相位的測量，創新的使用了計算機軟件作為儀器面板來顯示被測網絡 幅頻特性與相頻特性，并且測試結果可保存到各種存儲介質中。
上傳時間： 2013-10-19
上傳用戶：xiaoxiang
本文著重介紹了 Xilinx Platform Flash PROM 如何幫助系統和電路板設計人員簡化 FPGA 配置設計。用于配置 FPGA 的可選解決方案有很多，但它們通常都需要大量的前期設計工作和時間。Platform Flash 是為配置 Xilinx FPGA 專門設計的一款包括硬件和軟件支持在內的整體解決方案。
上傳時間： 2013-11-04
上傳用戶：ifree2016
3 FPGA設計流程 完整的FPGA 設計流程包括邏輯電路設計輸入、功能仿真、綜合及時序分析、實現、加載配置、調試。FPGA 配置就是將特定的應用程序設計按FPGA設計流程轉化為數據位流加載到FPGA 的內部存儲器中，實現特定邏輯功能的過程。由于FPGA 電路的內部存儲器都是基于RAM 工藝的，所以當FPGA電路電源掉電后，內部存儲器中已加載的位流數據將隨之丟失。所以，通常將設計完成的FPGA 位流數據存于外部存儲器中，每次上電自動進行FPGA電路配置加載。 4 FPGA配置原理 以Xilinx公司的Qpro Virtex Hi-Rel系列XQV100電路為例，FPGA的配置模式有四種方案可選擇：MasterSerial Mode，Slave Serial Mode，Master selectMAPMode，Slave selectMAP Mode。配置是通過芯片上的一組專/ 復用引腳信號完成的，主要配置功能信號如下： (1)M0、M1、M2：下載配置模式選擇; (2)CLK：配置時鐘信號; (3)DONE：顯示配置狀態、控制器件啟動;
上傳時間： 2013-11-18
上傳用戶：oojj
這是最新的Xilinx 公司的FPGA培訓講義，對于初學者以及想要更好了解XilinxFPGA的同學很有幫助
上傳時間： 2014-01-13
上傳用戶：chenlong
