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Xilinx-FPGA-<b>MATlab</b>-Simulate

xilinx FPGA XC6LX9 與CY7C68013通信程序

xilinx FPGA XC6LX9 與CY7C68013通信程序，適合感興趣的學習者學習，可以提高自己的能力，大家可以多交流哈

標簽： xilinx fpga

上傳時間： 2022-05-20

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Xilinx FPGA應用進階通用IP核詳解和設計開發資料

Xilinx FPGA應用進階通用IP核詳解和設計開發

標簽： xilinx fpga IP核

上傳時間： 2022-06-03

上傳用戶：jiabin
xilinx fpga開發實用教程田耕徐文波

《Xilinx FPGA開發實用教程》系統講述了Xilinx FPGA的開發知識,包括FPGA開發簡介、Verilog HDL語言基礎、基于Xilinx芯片的HDL語言高級進階、ISE開發環境使用指南、FPGA配置電路及軟件操作、在線邏輯分析儀ChipScope的使用、基于FPGA的數字信號處理技術、基于System Generator的DSP系統開發技術、基于FPGA的可編程嵌入式開發技術、基于FPGA的高速數據連接技術和時序分析原理以及時序分析器的使用11章內容，各章均以實例為基礎，涵蓋了FPGA開發的主要方面。

標簽： xilinx fpga

上傳時間： 2022-06-09

上傳用戶：aben
Xilinx FPGA應用進階通用IP核詳解和設計開發

本書系統講解通信網絡領域Xilinx FPGA內部的IP硬核。以流行的Xilinx Virtex-6型號芯片舉例，涵蓋Xilinx FPGA在通信領域主流的IP核，闡述Xilinx FPGA時鐘資源和DCM、PLL和MMCM時鐘管理器的特性和使用方法；介紹基于Block RAM資源生成ROM、RAM、FIFO和CAM核的使用過程。闡述TEMAC核背景知識、內部結構、接口時序和配置參數，給出生成實例；介紹LVDS技術規范、源同步實現方案和去偏移技術，講解Xilinx FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法；闡述Xilinx FPGA DDR3控制器IP核的結構組成、模塊劃分、接口信號和物理約束等。

標簽： xilinx fpga ip核

上傳時間： 2022-06-11

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Xilinx FPGA伴你玩轉USB3.0與LVDS

特權同學 xilinx fpga伴你玩轉usb3.0與lvd叢書電子版PDF 本書主要使用Xilinx公司的Artix7 FPGA器件（引出自帶的LVDS接口）和Cypress公司的USB 3.0控制器芯片FX3，以及一些常見的DDR3存儲器、UART電路、擴展接口等，由淺入深地引領讀者從板級設計、軟件工具、相關驅動安裝到基礎的FPGA實例,從基于FPGA的UART、DDR3、USB 3.0、LVDS傳輸實例入手，掌握FPGA各種片內資源的應用以及接口時序的設計。本書基于特定的FPGA開發平臺，既有足夠的理論知識深度進行支撐，也有豐富的例程進行實踐講解，并且穿插著筆者多年FPGA學習和開發過程中的各種經驗和技巧。對于希望基于FPGA實現USB 3.0和LVD S開發的工程師，本書提供的很多實例都是很好的參考原型，可以幫助其實現快速系統原型的開發。

標簽： xilinx fpga usb lvds

上傳時間： 2022-06-11

上傳用戶：wangshoupeng199
XILINX FPGA ISE 下載教程.pdf

XILINX FPGA ISE 下載教程，基于ISE 14.7軟件詳細講解基于ISE環境下載.bit文件和配置Flash文件的方法

標簽： xilinx fpga ise CPLD

上傳時間： 2022-07-04

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XILINX FPGA Verilog編程大全 2015網絡版

XILINX FPGA Verilog編程大全

標簽： XILINX FPGA Verilog

上傳時間： 2022-07-09

上傳用戶：zhanglei193
配置Xilinx FPGA芯片步驟圖解

配置Xilinx FPGA芯片步驟圖解

標簽： fpga

上傳時間： 2022-07-19

上傳用戶：默默
Xilinx FPGA芯片底層單元的使用

Xilinx FPGA芯片底層單元的使用

標簽： fpga

上傳時間： 2022-07-20

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可重構FPGA通訊糾錯進化電路及其實現

ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規ASIC的硬件具有速度優勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發系統中的VHDL語言和電路圖相結合的設計方法建立了循環糾錯碼基核單元的可重構模型,進行循環糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.

標簽： FPGA 可重構通訊糾錯

上傳時間： 2013-07-01

上傳用戶：myworkpost